包括具有至少部分凹入沟道区域内的栅极电极的垂直晶体管的设备以及相关方法和系统与流程

包括具有至少部分凹入沟道区域内的栅极电极的垂直晶体管的设备以及相关方法和系统
1.优先权要求
2.本技术要求于2020年7月23日提交的美国专利申请序列号16/936,983“包括具有至少部分凹入沟道区域内的栅极电极的垂直晶体管的设备以及相关方法和系统(apparatuses comprising vertical transistors having gate electrodes at least partially recessed within channel regions,and related methods and systems)”的申请日的权益。
技术领域
3.本文公开的实施例涉及包含垂直晶体管的设备以及相关方法。更特别地，本公开的实施例涉及包含垂直晶体管的设备(所述垂直晶体管包含凹入所述设备的沟道区域内的栅极电极)，并且涉及相关方法和系统。


背景技术：

4.半导体装置的制造包含形成晶体管，所述晶体管可以用于对例如半导体装置的存储器单元的存储组件进行存取。晶体管包含沟道区域，所述沟道区域被制定和配置成响应于阈值电压的施加而传导电流并且在没有阈值电压的情况下阻碍电流的流动。
5.在包含垂直存储器单元的半导体装置中，与垂直存储器单元相关联的晶体管可以垂直地定向。形成这种晶体管包含形成和图案化垂直存储器单元的晶体管的材料，所述晶体管包含源极和漏极区域、沟道区域和与沟道区域相邻的栅极电极。源极和漏极区域分别由源极和漏极材料形成，沟道区域由沟道材料形成，并且栅极电极由栅极电极材料形成。
6.垂直晶体管的沟道区域由半导体材料形成，所述半导体材料被图案化以形成半导体材料的柱。然而，垂直晶体管中常规使用的一些半导体材料表现出高截止电流(i
off
)，这可能影响电荷保持、电流的流动和相邻垂直晶体管的其它电气性质。例如，当对相邻垂直晶体管进行存取时，垂直晶体管的高截止电流可能影响(例如，干扰)相邻垂直晶体管的条件。在常规垂直晶体管中，由于用于形成柱的图案化和蚀刻工艺的限制，柱具有倾斜侧壁。倾斜侧壁导致柱表现出沟道区域的上部区域的临界尺寸(cd)较小并且沟道区域的下部区域的cd较大。沟道区域的上部区域的小cd增加了在与栅极电极电连通的沟道区域上方形成触点的难度。小cd还增加了垂直晶体管的外部定时电阻。沟道区域的下部区域的大cd减小了相邻垂直晶体管的栅极电极之间的距离(例如，字线到字线距离)，这导致栅极电极之间的短路增加和高寄生电容。此外，与栅极电极横向相邻的沟道区域的宽度较大，这降低了垂直晶体管的驱动效率和i
on
。


技术实现要素：

7.本公开的一些实施例包含一种设备(例如，电子装置、微电子装置、半导体装置、存储器装置)。所述设备可以包含具有沟道区域的至少一个垂直晶体管。所述沟道区域可以包
含具有第一宽度的上部区域和位于所述上部区域下方并且具有小于所述第一宽度的第二宽度的下部区域。所述上部区域可以限定横向延伸超出所述下部区域的至少一个悬垂部分。所述至少一个垂直晶体管可以进一步包含至少部分垂直地位于所述沟道区域的所述上部区域的所述至少一个悬垂部分之下的栅极电极。
8.本公开的另外的实施例包含一种形成设备的方法。所述方法可以包含去除部分沟道材料以形成被沟槽分开的一或多个沟道区域，在所述沟槽的底表面上方和所述一或多个沟道区域的侧壁上方形成衬垫材料；从所述一或多个沟道区域的水平表面去除部分所述衬垫材料；去除所述沟道材料的暴露部分以形成延长沟槽；去除所述衬垫材料下方的部分所述沟道材料而基本上不去除所述衬垫材料以形成所述沟道区域的上部区域和所述沟道区域的下部区域，每个上部区域限定向外延伸超出相应下部区域的外边界的至少一个悬垂部分；在所述下部区域的所述侧壁和所述沟道区域的每个所述上部区域的所述至少一个悬垂部分上方形成栅极介电材料；和形成与所述栅极介电材料相邻的栅极电极，每个栅极电极的至少一部分位于所述一或多个沟道区域的相应上部区域的相应悬垂部分之下。
9.本公开的另外的实施例包含一种设备。所述设备可以包含至少一个垂直晶体管。所述至少一个垂直晶体管可以包含沟道区域；至少一个栅极电极，其在正交于所述至少一个垂直晶体管的纵向轴线的方向上相对于所述沟道区域的最外表面至少部分凹入所述沟道区域内；和栅极介电材料，其设置在所述至少一个栅极电极和所述沟道区域之间。
10.本公开的实施例包含另一种设备。所述设备可以包含至少一个垂直晶体管。所述至少一个垂直晶体管可以包含沟道区域；栅极电极，其在正交于所述至少一个垂直晶体管的纵向轴线的方向上相对于所述沟道区域的最外表面至少部分凹入所述沟道区域内；和栅极介电材料，其位于所述栅极电极和所述沟道区域之间。
11.本公开的实施例包含一种存储器阵列。所述存储器单元中的至少一个存储器单元可以包含至少一个垂直晶体管。所述至少一个垂直晶体管可以包含沟道区域，其包含上部区域和下部区域，所述下部区域的宽度小于所述上部区域的宽度；和栅极电极，其与所述沟道区域的所述下部区域横向相邻，至少一部分所述栅极电极凹入所述沟道区域的所述上部区域下方；和存储元件，其与所述至少一个垂直晶体管操作通信。
12.本公开的一些实施例包含一种系统，所述系统具有至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置和所述至少一个输出装置；和设备，其可操作地耦合到所述至少一个处理器装置。所述设备可以包含包括垂直晶体管的存储器单元阵列。所述垂直晶体管中的一或多个可以包含沟道区域，其包含：上部区域，其表现出第一宽度；和下部区域，其从所述上部区域向下延伸并且表现出第二宽度，其中所述第二宽度小于所述第一宽度，其中所述上部区域和所述下部区域之间的界面限定至少一个悬垂部分；至少一个栅极电极，其至少部分垂直地设置在所述沟道区域的所述上部区域的所述至少一个悬垂部分之下；和栅极介电材料，其位于所述至少一个栅极电极和所述上部区域的所述至少一个悬垂部分之间以及所述至少一个栅极电极和所述沟道区域的所述下部区域之间。
附图说明
13.图1a是根据本公开的实施例的包含垂直晶体管的设备的简化剖面透视图；
14.图1b是图1a的设备沿图1a的截面线b-b截取的简化顶部横截面视图；
15.图1c是根据本公开的实施例的沟道区域的简化横截面视图；
16.图2a-2j示出了根据本公开的实施例的形成设备的方法；
17.图3是根据本公开的实施例的包含垂直晶体管的设备的简化剖面透视图；
18.图4a-4c示出了根据本公开的实施例的形成设备的方法；
19.图5是根据本公开的实施例的包含包括垂直晶体管的存储器阵列的存储器装置的功能框图；和
20.图6是根据本公开的实施例的电子系统的示意框图。
具体实施方式
21.随本文包含的图示并旨在是任何特定系统、半导体结构或半导体装置的实际视图，而仅仅是用于在本文中描述实施例的理想化表示。由例如制造技术和/或公差而导致的附图中描绘的形状的变化应是预期的。因此，本文描述的实施例不应被解释为限于所示出的特定形状或区域，而是包含由例如制造导致的形状偏差。例如，被示出或描述为盒形的区域可以具有粗糙和/或非线性特征，并且被示出或描述为圆形的区域可以包含一些粗糙和/或线性特征。此外，可以对所示出的锐角进行倒角，并且反之亦然。因此，图中示出的区域本质上是示意性的，并且它们的形状不旨在说明区域的精确形状并且不限制本权利要求的范围。附图不一定按比例绘制。附图之间的公共元件和特征可以保留相同的附图标记，只是为了便于下面的描述，在大多数情况下，附图标记以引入元件或最完整地对其进行描述的附图的编号开始。
22.以下描述提供了具体细节，例如材料类型、材料厚度和加工条件，以便提供本文所述实施例的全面描述。然而，本领域普通技术人员将理解，可以在不采用这些具体细节的情况下实践本文公开的实施例。实际上，可以结合半导体工业中采用的常规制造技术来实践实施例。此外，本文所提供的描述不构成垂直晶体管、包含垂直晶体管的半导体装置的完整描述或用于制造这种垂直晶体管或半导体装置的工艺流程的完整描述。下面描述的结构不构成完整的半导体装置结构。下面仅详细描述了理解本文描述的实施例所必需的那些过程动作和结构。可以通过常规技术进行形成完整半导体装置或垂直晶体管的另外的动作。
23.除非另有指示，否则本文所述的材料可以通过常规技术形成，包含但不限于旋转涂布、毯式涂布、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强ald、物理气相沉积(pvd)(包含溅射、蒸发、电离pvd和/或等离子体增强cvd)或外延生长。可替代地，材料可以原位生长。取决于待形成的具体材料，本领域普通技术人员可以选择用于沉积或生长材料的技术。除非上下文另有指示，否则材料的去除可以通过任何合适的技术来完成，包含但不限于蚀刻(例如干法蚀刻、湿法蚀刻、气相蚀刻)、离子铣削、研磨平坦化(例如，化学-机械平坦化)或其它已知方法。本领域普通技术人员可以选择用于蚀刻期望材料的蚀刻化学和蚀刻条件。
24.如本文使用，术语“纵向”、“垂直”、“横向”和“水平”是关于其中或其上形成一或多个结构和/或特征的衬底(例如，基础材料、基础结构、基础构造等)的主平面的，并且不一定由地球引力场限定。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“垂直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由与衬底的其它表面相
比具有相对大面积的衬底的表面限定。
25.如本文使用，关于给定参数、性质或条件的术语“基本上”是指并且包含本领域普通技术人员将一定程度地理解，给定参数、性质或条件可以一定程度的偏差满足，例如在可接受的公差内。通过实例，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可以至少90.0％满足、至少95.0％满足、至少99.0％满足、至少99.9％满足或甚至100.0％满足。
26.如本文使用，关于特定参数的数值的“约”或“大约”包含数值和本领域普通技术人员将理解的在特定参数的可接受的公差内的相较于数值的一定程度的偏差。例如，关于数值的“约”或“大约”可以包含在数值的90.0％到110.0％的范围内(，例如，在数值的95.0％到105.0％的范围内，在数值的97.5％到102.5％的范围内，在数值的99.0％到101.0％的范围内，在数值的99.5％到100.5％的范围内或在数值的99.9％到100.1％的范围内)的另外的数值。
27.如本文使用，可以使用空间相对术语(例如，“在
……
之下”、“在
……
下方”、“下”、“底”、“在
……
上方”、“上”、“顶”、“前”、“后”、“左”、“右”等)来简化描述，以描述如图所示的一个元件或特征与另外一或多个元件或特征的关系。除非另有说明，否则空间相对术语旨在涵盖除了图中描绘的定向之外的材料的不同定向。例如，如果图中的材料被倒置，则被描述为在其它元件或特征“下方”或“之下”或“下面”或“底部”的元件将被定向为在所述其它元件或特征的“上方”或“顶部”。因此，取决于使用所述术语的上下文，术语“在
……
下方”可以涵盖“在
……
上方”和“在
……
下方”的定向，这对于本领域普通技术人员来说是显而易见的。材料可以以其它方式定向(例如，旋转90度、倒置、翻转等)，并且本文中使用的空间相对描述词也相应地进行解释。
28.如本文使用，术语“导电材料”是指并且包含以下材料，包含钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化铝钛(tialn)、氧化铱(iro
x
)、氧化钌(ruo
x
)、其合金中的至少一种的材料、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、表现出导电性的其它材料或其组合。
29.如本文使用，术语“设备”包含但不限于存储器装置以及可以并入或不并入存储器的半导体装置，例如逻辑装置、处理器装置或射频(rf)装置。此外，除了诸如例如包含处理器和存储器的所谓“片上系统”(soc)或包含逻辑和存储器的设备的其它功能之外，设备还可以并入存储器。例如，设备可以是3d电子装置，例如3d dram存储器装置。
30.如本文使用，术语“可选择性蚀刻”是指并且包含相对于暴露于相同蚀刻化学和/或工艺条件的另一种材料响应于暴露于给定蚀刻化学和/或工艺条件而表现出更大蚀刻速率的材料。例如，所述材料可以表现出比另一种材料的蚀刻速率大至少约五倍的蚀刻速率，例如比另一种材料的蚀刻速率大约十倍、大约二十倍或大约四十倍的蚀刻速率。本领域普通技术人员可以选择用于选择性蚀刻期望材料的蚀刻化学和蚀刻条件。
31.本公开的实施例包含具有垂直晶体管(例如，薄膜晶体管)阵列的设备(例如，电子装置、微电子装置、半导体装置、存储器装置)。每个垂直晶体管包含栅极电极(例如，字线)，其中至少一部分栅极电极凹入(例如，嵌入、塞入)垂直晶体管的沟道区域内。特别地，沟道区域可以包含上部区域和下部区域，其中下部区域的宽度相对于上部区域的宽度更窄。在
一些实施例中，下部区域的宽度可以相对于上部区域的宽度突然变窄。因此，上部区域和下部部分之间的界面可以限定悬垂部分，并且栅极电极可以位于悬垂部分之下并且与下部区域相邻。栅极介电材料可以设置在栅极电极和沟道区域之间。
32.在沟道区域的沟道材料中凹入栅极电极可以使沟道材料的上部区域在垂直晶体管的垂直轴线所法向的平面内表现出更大的横截面面积。因此，根据本公开的实施例的垂直晶体管的顶接触区域可以相对于常规垂直晶体管的顶接触区域更大，同时保持或增加与沟道区域的下部区域相邻的栅极电极之间的距离(例如，wl-wl距离)。提供较大的顶接触区域可以减小外部定时电阻(rext)，并且下部区域中的栅极电极之间的可比或增加的距离可以增加垂直晶体管的驱动。与栅极电极横向相邻的沟道区域的宽度也可以相对于常规垂直晶体管的宽度而减小，这增加了垂直晶体管的驱动效率和i
on
。
33.本公开的一些实施例进一步包含具有垂直晶体管(例如，薄膜晶体管)阵列的另外的设备。每个垂直晶体管可以包含凹入垂直晶体管的沟道区域内的栅极电极(例如，字线)。特别地，沟道区域可以包含上部区域和下部区域，其中下部区域相对于上部区域表现出更小的横截面面积。因此，上部区域和下部区域的界面可以限定悬垂部分，并且栅极电极可以凹入位于(例如，嵌于)悬垂部分之下并与下部区域相邻的沟道材料中。此外，垂直晶体管的垂直轴线所法向的平面内的上部区域的较大横截面面积可以使得能够在相邻沟道区域的栅极电极之间形成气隙。气隙减小了栅极电极之间的寄生电容。
34.图1a是根据本公开的一或多个实施例的设备100(例如，电子装置、微电子装置、半导体装置、存储器装置)的简化横截面透视图。图1b是图1a的设备100的沿图1a的截面线b-b截取的简化平面横截面视图。
35.一起参考图1a和1b，设备100可以包含垂直晶体管102(例如，薄膜晶体管)。此外，尽管未在图1a和1b中描绘，但在一些实施例中，垂直晶体管102可以位于衬底上方。衬底可以是基础材料或在其上形成另外的材料的构造。衬底可以是半导体衬底、支撑结构上的基础半导体层、金属电极或具有在其上形成的一或多个层、结构或区域的半导体衬底。衬底可以是常规的硅衬底或包括半导电材料层的其它体衬底。如本文使用，术语“体衬底”不仅是指并且包含硅晶片，而且是指并且包含绝缘体上硅(“soi”)衬底(例如，蓝宝石上硅(“sos”)衬底和玻璃上硅(“soi”)衬底)、基础半导体基底上的硅外延层以及其它半导体或光电材料(例如，硅-锗、锗、砷化镓、氮化镓和磷化铟)。衬底可以是掺杂的或未掺杂的。
36.参考图1a和图1b，垂直晶体管102可以以行(例如，在x方向上延伸)和列(例如，在y方向上延伸)布置。在一些实施例中，行可以基本上垂直于列。然而，本公开不限于此，并且垂直晶体管102可以与图1a和图1b所示不同的图案分布。尽管图1b图示了八个垂直晶体管102，但本公开不限于此。设备100可以包含例如任何数量的垂直晶体管102，例如超过约1,000个垂直晶体管102、超过约10,000个垂直晶体管102或超过约100,000个垂直晶体管102。
37.每个垂直晶体管102可以包含相应沟道区域104。为了便于垂直晶体管102的描述，在一些情况下，本文将参考单个垂直晶体管102或沟道区域104；然而，单个垂直晶体管102或沟道区域104的描述适用于设备100的一或多个垂直晶体管102或沟道区域104。
38.在一些实施例中，沟道区域104可以包括被制定和配置成响应于向垂直晶体管102(例如，位于栅极电极(如下所述)之间)和源极区域施加合适的电压(例如，阈值电压v
t
)而表现出导电性的材料。沟道区域104可以包含沟道区域104的一端处的源极区域和沟道区域
104的相对端处的漏极区域。沟道区域104可以与上和下导电触点电连通，所述导电触点继而可以与设备100的导线(例如，数据/感测线、数字线)直接接触。
39.在一或多个实施例中，沟道区域104可以包含上部区域105和连接到上部区域105并从其延伸的下部区域106。在一或多个实施例中，上部区域105的侧壁和下部区域106的侧壁可以是至少基本上垂直的。由于下部区域106相对于沟道区域104的上部区域105较窄，所以上部区域105和下部区域106的侧壁在z方向上不共面。与沟道区域104的下部区域106的宽度w2相比，上部区域105在x方向上表现出更大的宽度w1。因此，与沟道区域104的下部区域106相比，上部区域105在xy平面内可以具有更大的横截面面积。特别地，下部区域106可以在xy平面内具有小于上部区域105的相关横截面尺寸的至少一个横截面尺寸(例如，宽度)。换句话说，上部区域105可以在垂直晶体管102的纵向轴线110所法向的第一平面内具有第一横截面面积，而下部区域可以在平行于第一平面并沿垂直晶体管102的纵向轴线的第二平面内具有第二横截面面积。此外，下部区域106的第二横截面面积小于沟道区域104的上部区域105的第一横截面面积。在一些实施例中，上部区域105可以具有沿垂直晶体管102的纵向轴线110(例如，沟道区域104的纵向轴线)的第一基本上一致的横截面面积，而下部区域106可以具有沿垂直晶体管102的纵向轴线110的第二基本上一致的横截面面积。
40.在一些实施例中，xy平面内的沟道区域104的下部区域106的横截面面积与沟道区域104的上部区域105的横截面面积的比率在约0.25和约0.85之间。在一些实施例中，上部区域105可以相对于下部区域106从垂直晶体管的纵向轴线110径向向外突出并且可以限定上部区域105的悬垂部分112。例如，上部区域105和下部区域106之间的界面可以限定悬垂部分112。如以下更详细描述，使上部区域105向外突出并且限定悬垂部分112可以使得能够在上部区域105的悬垂部分112之下至少部分形成栅极电极114(例如，字线)。例如，部分栅极电极114可以至少部分凹入(例如，塞入、嵌如)沟道区域104的材料中，使得沟道区域104的上部区域105至少部分悬垂于栅极电极114之上。在一些实施例中，上部区域105的悬垂部分112可以在法向于沟道区域104的下部区域106的表面的方向上在栅极电极114上方延伸。
41.沟道区域104可以包含被制定成响应于向垂直晶体管102施加合适的电压(例如，阈值电压、设定偏置电压、读取偏置电压)而传导电流的材料。在一些实施例中，沟道区域104可以包含多晶硅。在其它实施例中，沟道区域104可以包含金属氧化物材料。在另外的实施例中，沟道区域104可以包括具有比多晶硅更大的带隙的半导电材料并且在本文中可以被称为所谓的“高带隙材料”。例如，沟道区域104可以由任何常规沟道材料形成。如本文将描述，在一些实施例中，沟道区域104可以包含复合结构，所述复合结构包含一或多个材料或掺杂区域的一或多个离散部分，或者沟道区域104可以包含在两个或两个以上材料或掺杂区域之间过渡的一或多个梯度
42.在一些实施例中，沟道区域104包括具有基本上均匀的化学成分的单个半导体材料。例如，沟道区域104可以包含同质半导体材料。在其它实施例中，沟道区域104可以是异质半导体材料，例如包含化学成分不同的两个或两个以上材料或者掺杂剂浓度不同的单个材料的两个或两个以上部分。沟道区域104可以包括包含一个以上半导体材料的复合结构。图1c是沟道区域104中的一个的一部分的简化横截面视图，其示出了例如图1a的沟道区域104的部分。沟道区域104可以包含例如第一半导体材料114a、与第一半导体材料114a相邻的第二半导体材料114b以及与第二半导体材料114b相邻的第三半导体材料114c。第二半导
体材料114b可以位于第一半导体材料114a和第三半导体材料114c之间。图1c的沟道区域104在本文中还可以被称为所谓的“多层”沟道区域，因为沟道区域104包含一个以上半导体材料(例如，第一半导体材料114a、第二半导体材料114b和第三半导体材料114c)。
43.在一些实施例中，第一半导体材料114a和第三半导体材料114c包括相同的材料，并且第二半导体材料114b包括与第一半导体材料114a和第三半导体材料114c不同的材料。在其它实施例中，第一半导体材料114a、第二半导体材料114b和第三半导体材料114c中的每一个包括不同的材料。在其它实施例中，第一半导体材料114a、第二半导体材料114b和第三半导体材料114c中的每一个包括相同的材料但是掺杂剂浓度不同，使得第一半导体材料114a和第三半导体材料114c被配置成垂直晶体管102的源极/漏极区域。尽管图1c示出沟道区域104包括三个不同的半导体材料，但本公开不限于此。在其它实施例中，沟道区域104包括两个不同的半导体材料、四个半导体材料、五个半导体材料等。作为一个实例，在一些实施例中，沟道区域104包括第一半导体材料114a和与第一半导体材料114a相邻的第二半导体材料114b。
44.仍然参考图1a-1c，在一些实施例中，沟道区域104的第一半导体材料114a、第二半导体材料114b和第三半导体材料114c可以具有不同的边界(例如，晶界)。在其它实施例中，沟道区域104可以包含在材料之间过渡的一或多个梯度。例如，从第一半导体材料114a到第二半导体材料114b的变化可以是渐变的。同样地，沟道区域104可以包含一或多个不同的掺杂区域，并且沟道区域104可以是在边界内不同的或渐变的。
45.每个垂直晶体管102可以包含一对栅极电极114，其在其至少一些侧面上被栅极介电材料116包围。栅极电极114在本文中也可以被称为垂直晶体管102的字线。参考图1b，栅极电极114可以被配置成例如在y方向上延伸的线。在一些实施例中，每个垂直晶体管102可以包含与沟道区域104的下部区域106相邻的两个栅极电极114(例如，一对电极)。例如，每个垂直晶体管102可以包含第一栅极电极和第二栅极电极，其中第一和第二栅极电极位于垂直晶体管102的沟道区域104的下部区域106的相对侧上。此外，栅极介电材料116可以毗邻(例如，邻接)垂直晶体管102的沟道区域104的悬垂部分112。换句话说，一部分第一和第二栅极电极114和相应栅极介电材料116可以凹入(例如，嵌入)沟道区域104中并且可以垂直地至少部分位于沟道区域104的上部区域105之下。在一些实施例中，栅极电极114在xz平面中可以具有大致细长的矩形横截面。换言之，第一和第二栅极电极中的每一个可以在正交于垂直晶体管102的纵向轴线110的方向(例如，x方向)上相对于沟道区域104的最外表面(例如，最外边界)至少部分凹入沟道区域104内。下面更详细描述将栅极电极114嵌入沟道材料内。栅极电极114可以与沟道区域104的下部区域106横向相邻。
46.此外，在一或多个实施例中，栅极介电材料116可以在栅极电极114的至少上表面和横向侧表面上位于栅极电极114之间。在另外的实施例中，栅极介电材料116可以在栅极电极114的三个连续侧面(例如，至少上表面、横向侧表面和下表面)上位于栅极电极114之间。例如，栅极介电材料116在xz平面内可以具有一般块c(或镜像块c)横截面形状(未示出)。此外，栅极介电材料116可以与栅极电极114的下表面、栅极电极114的侧表面和栅极电极114的顶表面接触。
47.栅极电极114可以包含导电材料，诸如例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含
氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化铝钛(tialn)、氧化铱(iro
x
)、氧化钌(ruo
x
)、其合金中的至少一种的材料、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、表现出导电性的其它材料或其组合。
48.栅极电极114在x方向上的宽度w3可以在约和约之间，而字线间距可以从约32nm至约48nm变化。然而，栅极电极114可以具有任何宽度。
49.在一些实施例中，栅极电极114的总宽度w3(即，厚度)的至少约三分之一可以位于沟道区域104的上部区域105的悬垂部分112之下(例如，凹入沟道区域中)。换言之，当从图1b中描绘的xy平面观察时，宽度w3的至少约三分之一与沟道区域104的上部区域105的横截面重叠(例如，延伸到其中)。在另外的实施例中，栅极电极114的总宽度w3的至少约一半可以位于沟道区域104的上部区域105的悬垂部分112之下。在再另外的实施例中，栅极电极114的总宽度w3的至少约三分之二可以位于沟道区域104的上部区域105的悬垂部分112之下。在另外的实施例中，栅极电极114的整个宽度w3可以位于沟道区域104的上部区域105的悬垂部分112之下。
50.换言之，在一些实施例中，栅极电极114相对于沟道区域104的最外表面(例如，沟道区域104的上部区域105的最外表面)凹入沟道区域104内的距离是栅极电极114在正交于垂直晶体管102的纵向轴线110的方向(例如，x方向)上的总宽度的至少三分之一。在一或多个实施例中，栅极电极114相对于沟道区域104的最外表面(例如，沟道区域104的上部区域105的最外表面)凹入沟道区域104内的距离是栅极电极114在正交于垂直晶体管102的纵向轴线110的方向(例如，x方向)上的总宽度的至少一半。在另外的实施例中，栅极电极114相对于沟道区域104的最外表面(例如，沟道区域104的上部区域105的最外表面)凹入沟道区域104内的距离是栅极电极114在正交于垂直晶体管102的纵向轴线110的方向(例如，x方向)上的总宽度的至少三分之二。在另外的实施例中，栅极电极114相对于沟道区域104的最外表面(例如，沟道区域104的上部区域105的最外表面)凹入沟道区域104内的距离是栅极电极114在正交于垂直晶体管102的纵向轴线110的方向(例如，x方向)上的至少整个总宽度。
51.如上所述，栅极介电材料116可以设置在栅极电极114的至少一些侧面周围。在一些实施例中，并且参考图1a和图1b，栅极介电材料116可以位于栅极电极114(图1a)上方和下方并且位于栅极电极114的一个横向侧(例如，x方向上的侧面)上。例如，栅极介电材料116可以存在于靠近(例如，面向)沟道区域104的栅极电极114的横向侧上。换言之，栅极介电材料116可以设置在栅极电极114和沟道区域104的上部区域105之间。如以下更详细描述，在一些实施例中，可以包括与栅极介电材料116相同的材料的电绝缘材料118可以设置在栅极电极114的至少另一横向侧(例如，与栅极介电材料116相对的横向侧)周围。此外，在一或多个实施例中，电绝缘材料118可以设置在栅极电极114的至少另一横向侧(例如，栅极电极114在y方向上的侧面)周围。在一些这种实施例中，栅极电极114可以在其所有侧面(例如，上方、下方、左侧、右侧、前侧、后侧等)上基本上由介电材料(例如，栅极介电材料116和电绝缘材料118)包围。
52.栅极介电材料116可以包括一或多个电绝缘材料，诸如例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化
硅(si3n4))、氧氮化物(例如，氧氮化硅，另一个栅极介电材料)、介电碳氮化物材料(例如，碳氮化硅(sicn))、介电氧碳氮化物材料(例如，氧碳氮化硅(siocn))、另一个材料或其组合。在一些实施例中，栅极介电材料116包括二氧化硅。
53.栅极介电材料116可以具有约和约之间的厚度t2。在一些实施例中，栅极电极114的表面(例如，栅极电极114的上表面)和沟道区域104的表面(例如，沟道区域104的悬垂部分112的下表面)之间的距离可以通过调整栅极介电材料116的厚度来定制。
54.如上所述，设备100可以包含与栅极电极114电连通的导电触点119(图1b)。在一些实施例中，每一列垂直晶体管102(图1a)可以包含与其相对应列的栅极电极114电连通的至少一个导电触点119。导电触点119可以包括导电材料，诸如例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化铝钛(tialn)、氧化铱(iro
x
)、氧化钌(ruo
x
)、其合金中的至少一种的材料、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、表现出导电性的其它材料或其组合。在一些实施例中，导电触点119包括与栅极电极114相同的材料。在其它实施例中，导电接触119包括与栅极电极114的材料不同的材料。
55.在一些实施例中，导电触点119与电压源电连通，所述电压源被配置成向与导电触点119相关联的栅极电极114提供合适的电压(例如，偏置电压)。仍然参考图1a和1b，在一些实施例中，设备100可以包含相邻垂直晶体管102之间的电绝缘材料118。
56.再次参考图1a和图1b，相邻垂直晶体管102可以通过电绝缘材料118彼此分开。电绝缘材料118可以将相邻行的垂直晶体管102和相邻列的垂直晶体管102电隔离。另外，绝缘材料118可以设置在相邻的栅极电极117a、117b之间。例如，如上所述，绝缘材料118可以邻接给定栅极电极114、117a、117b的横向侧。
57.电绝缘材料118可以是介电材料，包含例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃、二氧化硅、二氧化钛、氮化物材料(例如，氮化硅(si3n4))、氧氮化物(例如，氮氧化硅，另一个介电材料)、介电氮化碳材料(例如，碳氮化硅(sicn))、介电氧碳氮化物材料(例如，氧碳氮化硅(siocn))、高k介电材料(例如，氧化铝(al2o3)、氧化钽(ta2o5)、氧化锆(zro2)、氧化铪(hfo2)、氧化镧(la2o3)、氧化钛(tio2))、另一个材料或其组合。在一些实施例中，绝缘材料118可以包含旋涂介电质。如上所述，在一些实施例中，电绝缘材料118包括与栅极介电材料116相同的材料。
58.在一或多个实施例中，每个垂直晶体管102可以包含与栅极电极114和设备100的其它组件电连通的上触点120和下触点122。如以下更详细讨论，垂直晶体管102的下触点122可以与相应的第一导线电连通。此外，在一或多个实施例中，下触点122可以包含导电材料。例如，下触点122可以包含与第一导线相同的材料。在一些实施例中，给定行中或设备100内的一或多个垂直晶体管102可以共享下触点122。例如，并且如图1a中所示，下触点122可以为一或多个垂直晶体管102共用。在一些实施例中，第一导线可以以沿衬底在第一方向(例如，x方向)上延伸的行布置。在一些这种实施例中，每个第一导线可以与一行垂直晶体管102中的垂直晶体管102电连通。在一些实施例中，第一导线可以被配置成数字线(例如，存取线)。
59.可替代地，每个垂直晶体管102可以与定位在每个垂直晶体管102附近(例如，下
方)的单独触点电连通。换言之，下触点122可以被配置成导电材料的多个部分而不是作为导电材料的单个部分。在具有不同的下触点的实施例中，电绝缘材料118可以将给定垂直晶体管102的下触点122与相邻垂直晶体管102的下触点122电隔离。在一些实施例中，第一导线可以以沿衬底在第一方向(例如，x方向)上延伸的行布置。在一些这种实施例中，每个第一导线可以与一行垂直晶体管102中的垂直晶体管102电连通。在一些实施例中，第一导线可以被配置成数字线(例如，存取线)。
60.下触点122可以由以下形成：导电材料，包含但不限于钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化铝钛(tialn)、氧化铱(iro
x
)、氧化钌(ruo
x
)、其合金中的至少一种的材料、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、表现出导电性的其它材料或其组合。在一些实施例中，第一导线包括钨。在其它实施例中，第一导线包括钌。
61.相邻行的第一导线可以例如通过电绝缘材料118彼此电隔离，所述电绝缘材料可以包括例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃、二氧化硅、二氧化钛、氮化物材料(例如，氮化硅(si3n4))、氧氮化物(例如，氮氧化硅，另一个介电材料)、介电氮化碳材料(例如，碳氮化硅(sicn))、介电氧碳氮化物材料(例如，氧碳氮化硅(siocn))、高k介电材料(例如，氧化铝(al2o3)、氧化钽(ta2o5)、氧化锆(zro2)、氧化铪(hfo2)、氧化镧(la2o3)、氧化钛(tio2))、另一个材料或其组合。在一些实施例中，电绝缘材料118包括二氧化硅
62.在一些实施例中，上触点120可以包含导电材料。例如，上触点120可以包含与下触点122相同的材料。在其它实施例中，上触点120可以包含与下触点122不同的材料。
63.上触点120可以至少部分限定第二导线。如本领域普通技术人员将理解，第二导电线可以在与第一导电线延伸的第一方向不同的第二方向(例如，y方向)上延伸。如以上针对下触点122所讨论，上触点120可以为一或多个垂直晶体管102共用并且可以被配置成单个连续的导电材料。可替代地，上触点120可以与定位在每个垂直晶体管102附近(例如，上方)的单独触点电连通，使得上触点120被配置成导电材料的多个离散部分。第二导电线可以包含导电材料，诸如例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化铝钛(tialn)、氧化铱(iro
x
)、氧化钌(ruo
x
)、其合金中的至少一种的材料、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、表现出导电性的其它材料或其组合。在一些实施例中，第二导电线包括钨或钌。在一些实施例中，第二导电线包括与第一导电线相同的材料。在其它实施例中，第二导线包括与第一导线不同的材料。
64.仍然参考图1a-1c，每个垂直晶体管102可以包含垂直晶体管102的沟道区域104的顶表面上方的硬掩模材料124。在一或多个实施例中，如上所述，硬掩模材料124可以是垂直晶体管102的上触点120。在一些实施例中，硬掩模材料124可以包含钛、tin或tan中的一或多种。在其它实施例中，硬掩模材料124是介电材料。此外，在一些实施例中，硬掩模材料124可以包含以上关于上和下触点120、122以及第一和第二导电线所描述的任何材料。
65.一起参考图1a-1c，本公开的设备100和垂直晶体管102可以提供优于常规垂直晶
体管的优点。例如，由于部分栅极电极114凹入垂直晶体管102的沟道区域104内，上部区域105可以以比常规垂直晶体管的接触区域更大的横截面面积形成，同时保持和/或增加相邻垂直晶体管102的栅极电极之间的距离(例如，wl-wl距离)。此外，因为上部区域105具有比常规垂直晶体管更大的横截面面积，所以根据本公开的实施例的垂直晶体管102可以减小外部定时电阻(rext)。由于栅极电极114凹入沟道区域104内，下部区域106的较小横截面面积也减小了垂直晶体管102的外部定时电阻(rext)而不影响相邻垂直晶体管102的栅极电极114的距离(例如，wl-wl距离)。与常规垂直晶体管的相对应宽度相比，沟道区域104的下部区域106还表现出与栅极电极114横向相邻的较小宽度。通过在下部区域106中表现出小沟道宽度，垂直晶体管102表现出低i
off
和高i
on
。由于沟道区域104的下部区域106具有比沟道区域104的上部区域105小的宽度，因此可以保持或增加设备的驱动而不减小上部区域105的横截面表面积。
66.此外，通过将栅极电极114嵌入沟道区域104内并创建垂直晶体管102的下部区域106以具有更小的横截面面积，本公开的垂直晶体管102相较于常规垂直晶体管改善了垂直晶体管102内的驱动。此外，本公开的垂直晶体管改善了垂直晶体管的i
on/off
功能。此外，本公开的设备100可以改善栅极电极114(即，字线)之间的寄生电容。前述优点还导致设备具有改善的产量和性能。
67.图2a-2j示出了根据本公开的实施例的形成如以上参考图1a-1c所述的设备100(例如，电子装置、微电子装置、半导体装置、存储器装置)的方法。图2a是设备100的简化横截面视图。在一些实施例中，所述方法可以包含在沟道材料202的上表面上方形成硬掩模材料124，如图2a中所示。在一或多个实施例中，硬掩模材料124可以经由原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、另一种沉积方法或其组合中的一或多种形成在沟道材料202上方。
68.硬掩模材料124和沟道材料202可以包含以上关于图1a-1c的硬掩模材料124和沟道区域104描述的任何材料。此外，沟道材料202可以包含一或多个沟道材料、掺杂剂梯度和/或以上关于图1a-1c讨论的多个区域。
69.参考图2b，所述方法可以包含去除(例如，蚀刻)一部分硬掩模材料124和沟道材料202以形成图案化硬掩模材料124和沟道材料202。例如，硬掩模材料124和沟道材料202可以被图案化以去除部分沟道材料202并且在沟道材料202内以期望间距、宽度和间隔形成沟槽204和沟道区域104。可以经由各向异性蚀刻工艺(例如，各向异性干法或湿法蚀刻工艺)去除部分硬掩模材料124和沟道材料202。通过非限制性实例，硬掩模材料124和沟道材料202可以通过反应离子蚀刻(rie)、等离子体蚀刻、另一种蚀刻方法等来图案化。特别地，部分硬掩模材料124和沟道材料202可以通过将硬掩模材料124和沟道材料202暴露于合适的蚀刻化学来去除，例如任何被制定和配置成去除硬掩模材料124和沟道材料202的常规蚀刻化学。在一些实施例中，相邻的沟槽204可以限定其间的沟道区域104。
70.可以去除部分硬掩模材料124和沟道材料202，使得沟槽204的底表面206以期望深度形成。沟槽204的底表面206可以基本上对应于设备100的随后形成的栅极电极(即，字线)的上表面(例如，在水平方向上与其对齐)。例如，可以将沟槽204蚀刻至随后形成的(例如，最终的)栅极电极的期望上表面的一定深度。换句话说，沟槽204的底表面206可以在沟道材料202内与最终的栅极电极的上表面或随后形成的栅极电极和沟道材料202之间的至少栅
极介电材料的期望位置基本上水平对齐。
71.如图2c中所示，可以在硬掩模材料124的其余部分的顶表面和侧壁上方以及在沟槽204的侧壁和底表面206上方形成衬垫材料208。在一些实施例中，形成衬垫材料208可以包含共形地形成衬垫材料208。例如，可以在硬掩模材料124和沟道材料202的暴露表面上方共形地形成衬垫材料208。
72.在一些实施例中，衬垫材料208可以通过例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、另一种沉积方法或其组合形成。衬垫材料208的厚度(例如，共形衬垫材料208的垂直方向上的高度和水平方向上的宽度)可以是但不一定限于约到约20nm。例如，衬垫材料208可以具有在约5nm到约10nm的范围内的厚度。例如，衬垫材料208可以具有约10nm的厚度。沟道区域104的侧壁上的衬垫材料208的厚度可以至少部分确定设备100的随后形成的栅极电极的宽度。
73.在一些实施例中，衬垫材料208可以包含介电材料，例如氧化物材料。此外，尽管结合氧化物衬垫材料讨论了本公开的实施例，但本公开的实施例不一定限于此，并且可以以相同或相似的结果应用于包括其它材料(诸如例如钛、钽、钨、钴、钌、铱、镍、铑及其氮化物、氧化物、硅化物或其它合金材料)的薄膜衬垫层。此外，如以下更详细讨论，衬垫材料208可以相对于沟道材料202和/或相对于硬掩模材料124选择性地蚀刻。
74.如图2d中所示，所述方法可以包含通过将衬垫材料208暴露于合适的蚀刻化学从水平表面(例如，从硬掩模材料124的上表面和从沟槽204的底部)去除(例如，蚀刻)衬垫材料208。随后，可以去除沟道材料202的下面部分。例如，所述方法可以包含选择性地去除沟槽204的底部处的衬垫材料208。在一些实施例中，可以经由定向蚀刻工艺(例如，各向异性蚀刻工艺(例如，各向异性干法或湿法蚀刻))去除衬垫材料208。可以在垂直方向上去除衬垫材料208，而在水平方向上基本上不去除衬垫材料208或基本上不去除沟道材料202。在一些实施例中，可以使用循环(即，重复)蚀刻工艺(例如，循环冲孔)去除衬垫材料208。
75.在去除衬垫材料208之后，可以去除衬垫材料208的去除部分之下的一部分暴露沟道材料202(例如，原始形成的沟槽204之下的沟道材料202)，从而延长沟槽204以形成延长沟槽204'。可以使用定向蚀刻工艺去除暴露沟道材料202。可以选择性地去除沟道材料202，使得基本上不去除衬垫材料208(例如，氧化物衬垫)的部分。
76.延长沟槽204'可以延伸到沟道材料202中的衬垫材料208的其余部分下方的期望深度。例如，延长沟槽204'可以延长期望距离。例如，新延长沟槽204'的底表面206'可以在衬垫材料208的最下表面下方延伸至少约2nm、约5nm、约7nm、约10nm或约15nm。
77.如图2e中所示，在延长沟槽204以形成延长沟槽204'之后，可以基本上去除衬垫材料208并且可以在基本上水平方向上去除一部分沟道材料202。例如，衬垫材料208和沟道材料202可以经由一或多种定向蚀刻工艺(例如，各向同性蚀刻工艺(例如，各向同性干法蚀刻和/或湿法蚀刻))去除。沟道材料202可以以比衬垫材料208更快的蚀刻速率去除，从而形成悬垂部分112。
78.在蚀刻工艺期间，衬垫材料208保护与衬垫材料208水平相邻定向的沟道材料202(例如，衬有衬垫材料208的沟道材料202)，同时在水平方向上去除位于衬垫材料208之下(例如，垂直地位于其之下)的沟道材料202。此外，因为衬垫材料208保护一部分沟道材料
202，所以各向同性蚀刻工艺可以底切未被衬垫材料208保护的沟道材料202，从而形成上面关于图1a和1b描述的垂直晶体管102的沟道区域104的上部区域105、下部区域106和悬垂部分112。此外，底切沟道材料202可以使随后形成的栅极电极凹入沟道区域104的下部区域106中并且至少部分垂直地位于沟道区域104的上部区域105之下。
79.鉴于上述，可以选择衬垫材料208的初始厚度、蚀刻化学和蚀刻工艺的持续时间以使得随后形成的栅极电极的期望部分能够凹入垂直晶体管102的沟道区域104内。因此，衬垫材料208的初始厚度可以至少部分确定在蚀刻工艺期间从沟道材料202去除的材料量。例如，衬垫材料208的厚度可以确定在基本上不去除(例如，影响)与衬垫材料208横向相邻的沟道材料202的情况下位于衬垫材料208之下(例如，垂直地位于其之下)的沟道材料202被蚀刻了多少。因此，如上所述，可以选择衬垫材料208的厚度以实现在水平方向上去除的沟道材料202的期望量，这因此确定沟道区域104的下部区域106在x方向上的宽度(例如，沟道区域104的下部区域106在x-y平面中的横截面面积)以及上部区域105在xy平面中的横截面面积与下部区域106在xy平面中的横截面面积的比率。换句话说，衬垫材料208的宽度可以确定有多少沟道材料202被底切以形成沟道区域104的上部区域105和下部区域106。尽管图1a和2e示出了沟道区域104的下部区域106和沟道区域104的上部区域105之间的界面处的基本上90
°
拐角，但拐角可以取决于所使用的蚀刻工艺而进行倒角。
80.如图2e中所示，在各向同性蚀刻工艺期间可以去除并非所有的衬垫材料208。然而，可以通过干法或湿法蚀刻工艺从垂直晶体管102的沟道区域104的上部区域205去除其余的衬垫材料208。例如，可以通过将衬垫材料208暴露于对衬垫材料208具有选择性的合适的蚀刻化学来基本上去除衬垫材料208，使得去除衬垫材料208而不显著去除设备100的沟道材料202。
81.如图2f中所示，然后可以在延长沟槽204'中形成隔板材料210，并且随后去除其一部分以将隔板材料210凹入延长沟槽204'内。可以经由干法或湿法蚀刻工艺去除部分隔板材料210。可以选择性地去除部分隔板材料210而不显著去除设备100的沟道材料202。隔板材料210可以例如通过旋涂工艺形成在延长沟槽204'中。隔板材料210可以是旋涂碳材料(例如，碳硬掩模)。
82.隔板材料210凹入的程度可以用于将随后形成的栅极电极定位在距延长沟槽204'的底表面206'的期望距离处。例如，隔板材料210的其余部分可以将随后形成的栅极电极与延长沟槽204'的底表面206'以期望距离隔开，并且因此可以将栅极电极与一或多个垂直晶体管102的下触点122(例如，公共下触点122)。隔板材料210的其余部分可以表现出在约20nm和约50nm范围内的厚度。例如，隔板材料210可以被蚀刻成具有约35nm的厚度。
83.如图2g中所示，在将隔板材料210凹入后，可以在沟道区域104(例如，柱)上、沟道区域104之间的延长沟槽204'内以及延长沟槽204'内的隔板材料210上方形成栅极介电材料116。在一些实施例中，栅极介电材料116可以通过共形沉积工艺形成。例如，栅极介电材料116可以共形地形成在沟道区域104和延长沟槽204'内的隔板材料210上方，如图2g中所描绘。
84.栅极介电材料116可以通过例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、另一种沉积方法或其组合形成。在一些实施例中，栅极介电材料116可以包含氧化物材料或以上关于图
1a-1c描述的任何其它介电材料。此外，栅极介电材料116可以具有以上关于图1a-1c所述的任何厚度。
85.仍然参考图2g，栅极电极材料212可以形成在栅极介电材料116上和延长沟槽204'中。栅极电极材料212可以包含以上关于图1a-1c描述的用于栅极电极114的任何导电材料。
86.栅极电极材料212可以通过以下形成：至少基本上填充延长沟槽204'并用栅极电极材料212覆盖沟道区域104(例如，柱)，并且随后去除一部分栅极电极材料212以在栅极电极材料212内并通过部分栅极介电材料116形成凹槽214，以暴露延长沟槽204'的底表面206'上的隔板材料210。例如，栅极电极材料212可以通过例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、另一种沉积方法或其组合形成。栅极电极材料212中的凹槽214可以通过常规技术(例如，通过去除栅极电极材料212和栅极介电材料116而不显著去除设备100的其它暴露材料(例如，硬掩模材料124)的定向蚀刻工艺(例如，各向异性蚀刻工艺，例如各向异性干法或湿法蚀刻工艺))形成。
87.凹槽214可以形成为期望宽度(例如，厚度)，使得部分栅极电极材料212在x方向上保持与沟道区域104的下部区域106相邻。换言之，可以选择凹槽214的宽度以产生由设备100的栅极电极材料212形成的栅极电极114(例如，字线)的期望宽度。如以上关于图1a-1c所述，栅极电极114的总宽度的至少三分之一可以垂直地位于垂直晶体管102的沟道区域104的上部区域105的悬垂部分112之下(例如，嵌入其中)。在另外的实施例中，栅极电极114的总宽度的至少一半可以凹入垂直晶体管102的沟道区域104中。在另外的实施例中，栅极电极的总宽度的至少三分之二可以凹入垂直晶体管102的沟道区域104中。在另外的实施例中，基本上所有的栅极电极114可以凹入垂直晶体管102的沟道区域104中。因此，可以形成凹槽214以帮助实现上述量的栅极电极材料212凹入沟道区域104内。
88.如图2h中所示，可以从栅极电极材料212和栅极介电材料116之下去除隔板材料210。例如，可以经由常规技术去除(例如，剥离)隔板材料210。此外，可以相对于设备100的其它暴露材料和/或部分选择性地去除隔板材料210。
89.如图2h中所示，绝缘材料118可以形成在凹槽214内、栅极电极材料212和栅极介电材料116下方以及硬掩模材料124上方。绝缘材料118可以是旋涂介电材料并且可以通过旋转涂布工艺形成。此外，绝缘材料118可以包含以上关于图1a-1c描述的任何材料。绝缘材料118可以任选地经受退火工艺。
90.如图2i中所示，可以去除设备100的延长沟槽204'内的部分栅极电极材料212、栅极介电材料116和绝缘材料118。部分栅极电极材料212、栅极介电材料116和绝缘材料118可以经由各向异性蚀刻工艺去除，例如各向异性干法或湿法蚀刻工艺。可以选择性地去除部分栅极电极材料212、栅极介电材料116和绝缘材料118而不去除设备100的其它暴露材料。
91.可以从延长沟槽204'去除横向于上部区域105和位于悬垂部分112上方的部分栅极电极材料212、栅极介电材料116和绝缘材料118。例如，可以去除与沟道区域104的上部区域105水平相邻的部分栅极电极材料212、栅极介电材料116和绝缘材料118，而基本上不去除与沟道区域104的下部区域106水平相邻的栅极电极材料212、栅极介电材料116和绝缘材料118，如图2i中所描绘。与沟道区域104的下部区域106水平相邻的栅极电极材料212和栅极介电材料116的其余部分限定栅极电极114。
92.此外，如上所述，每个栅极电极114的至少一部分凹入沟道区域104内。通过将至少部分栅极电极114凹入沟道区域104内，沟道区域104的上部区域105可以表现出比下部区域106的宽度更大的宽度。因此，上部触点120可以表现出比具有可比wl-wl距离的常规垂直晶体管可能具有的横截面面积更大的横截面面积。此外，因为上部区域105相对于下部区域106具有更大的横截面面积，所以本公开的垂直晶体管102减小了外部定时电阻(rext)。此外，下部区域106相较于上部区域105的较小横截面面积(由于栅极电极114凹入沟道区域104内)减小了外部定时电阻(rext)而不影响栅极电极114之间的距离(例如，wl-wl距离)。
93.通过将栅极电极114包含在沟道区域104的下部区域106内并形成下部区域106以具有较小的横截面面积，本公开的垂直晶体管102相对于常规垂直晶体管改善了垂直晶体管102内的驱动。此外，本公开的垂直晶体管改善了垂直晶体管的i
on/off
功能。此外，本公开的设备100可以改善栅极电极114(即，字线)之间的寄生电容。前述优点还导致半导体具有改善的性能和产量。
94.在延长沟槽204'中形成另一部分绝缘材料118之前，设备100可以经历任选的清洁过程。例如，延长沟槽204'的空部分可以经由任何常规旋涂工艺基本上完全填充有绝缘材料118，其中绝缘材料118包含以上关于图1a-1c所述的任何绝缘材料。可以例如通过化学机械平坦化工艺去除在设备100的硬掩模材料124的上方和/或顶表面上形成的任何过量绝缘材料118，以形成以上关于图1a-1c描述的设备100。在形成上触点120之前，可以任选地从沟道区域104邻近去除硬掩模材料124。
95.图3是根据本公开的一或多个另外的实施例的设备300(例如，电子装置、微电子装置、半导体装置、存储器装置)的简化横截面透视图。类似于以上关于图1a-2j描述的设备100，设备300可以包含垂直晶体管102。此外，类似于上面关于图1a-2j描述的设备100，设备300可以包含具有上部和下部区域105、106的沟道区域104。此外，类似于上面关于图1a-2j描述的设备100，设备300可以包含栅极电极114和栅极介电材料116。
96.然而，代替相邻沟道区域104之间的绝缘材料118，设备300可以包含相邻沟道区域104之间的气隙350，如图3中所描绘。例如，设备300可以包含在每个沟槽204的至少下部区域内的气隙350。气隙350可以靠近栅极电极114。气隙350由栅极电极114的侧壁、沟道区域104的表面和绝缘材料118的表面限定。尽管图3将气隙350示出为表现出靠近沟道区域104的上部区域105的尖头部分，但取决于形成绝缘材料118所使用的材料和工艺，气隙350的横截面形状可能与所示出的不同。在一些实施例中，气隙350在xz平面内的的横截面形状可以包含从较宽的基础部分354延伸的大致矩形的中间部分352并且可以具有尖拱形顶部部分356。气隙350的尖拱形顶部部分356可以终止于延伸点357。与常规垂直晶体管相比，在栅极电极114之间具有气隙350可以减小栅极电极114(例如，字线)之间的寄生电容。
97.图4a-4c示出了根据本公开的一或多个替代实施例的形成如以上参考图3所述的设备300的方法。所述方法包含与上面关于图2a-2g描述相同的过程动作，接着是图4a-4c中示出的方法动作。
98.在从栅极电极材料和栅极介电材料之下去除隔板材料210之后，如以上关于图2g所述，可以在凹槽214中形成介电材料358。介电材料358可以在凹槽214中相邻于隔板材料210(例如，在其上方)形成。仅通过实例，介电材料358可以是通过旋涂工艺形成的碳材料，如图4a中所示。
99.在凹槽214内形成介电材料358之后，可以在设备300的延长沟槽204'内去除部分栅极电极材料212、栅极介电材料116和介电材料358。可以进行一或多个蚀刻工艺以去除栅极电极材料212、栅极介电材料116和介电材料358的期望部分。例如，可以经由各向异性蚀刻工艺(例如，各向异性干法或湿法蚀刻工艺)去除部分栅极电极材料212、栅极介电材料116和介电材料358。可以邻近于上部区域105去除栅极电极材料212、栅极介电材料116和介电材料358，而栅极电极材料212、栅极介电材料116和介电材料358保持与沟道区域104的下部区域106相邻。可以从悬垂部分112上方去除栅极电极材料212、栅极介电材料116和介电材料358，使得栅极电极材料212的其余部分(即，随后形成的栅极电极114(即，字线))凹入沟道材料202内。栅极电极材料212的其余部分限定栅极电极114。
100.如图4b中所示，然后可以去除延长沟槽204'内的介电材料358，使得延长沟槽204'基本上不含介电材料358。可以通过对介电材料358具有选择性的任何常规去除工艺去除介电材料358，使得基本上不去除设备300的其它暴露材料和/或部分。
101.绝缘材料118可以形成在延长沟槽204'中，如图4c中所示，其中绝缘材料118是先前讨论的材料中的一种。然而，由于沟道区域104的上部区域105的较大横截面面积和相邻垂直晶体管102的下部区域106之间的下部区域106的较小横截面面积，绝缘材料118可以不在延长沟槽204'的下部区域内形成。在延长沟槽204'中形成绝缘材料118的旋转涂布工艺可能导致空气困在延长沟槽204'的下部区域内。形成绝缘材料118的其它工艺也可能导致形成气隙350。仅通过实例，气隙350可以形成在延长沟槽204'的下部区域内，而绝缘材料118形成在延长沟槽204'的上部区域内。因此，可以邻近于沟道区域104的上部区域105形成绝缘材料118，而气隙350(即，气穴)位于相邻沟道区域104的栅极电极114之间，如图4c中所示。如上所讨论，与常规垂直晶体管相比，具有气隙350可以减小相邻栅极电极114之间的寄生电容。
102.根据本公开的实施例的包含垂直晶体管102的设备100、300可以并入存储器装置(例如，dram存储器装置)的存储器单元中。垂直晶体管102可以电耦合到存储元件(例如，电容器)(未示出)，所述存储元件被配置成存储由电容器中的存储电荷限定的逻辑状态(例如，0或1的二进制值)。如先前所述，垂直晶体管102还电耦合到第一和第二导线(例如，数字线)。
103.图5示出了根据本公开的实施例的存储器装置500的简化框图。存储器装置500包含具有如上所述的根据本公开的实施例的至少一个垂直晶体管102的至少一个存储器单元，其与存储元件操作通信。垂直晶体管102可以充当用于启用和禁用通过存储器单元的电流流动的开关。通过非限制性实例，垂直晶体管102可以包含如上所述的凹入栅极电极114。存储器装置500包含包括存储器单元的存储器阵列502和控制逻辑组件504。存储器阵列502可以包含多个存储器单元，所述存储器单元包含根据本公开的实施例的至少一个垂直晶体管#。控制逻辑组件504可以被配置成与存储器阵列502操作交互，从而读取、写入或刷新存储器阵列502内的任何或所有存储器单元。
104.尽管已经参考3d电子装置(例如，3d dram存储器装置)描述和示出了根据本公开的实施例的垂直晶体管，但是垂直晶体管可以并入其它设备中，例如存储器单元、包含存储器单元的阵列、存储器装置、开关装置、包含阵列的其它电子装置和包含阵列的系统。垂直晶体管的实施例可以用于各种不同的存储器单元(例如，易失性存储器、非易失性存储器)
和/或晶体管配置。非限制性实例包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、闪速存储器、电阻式随机存取存储器(reram)、导电桥随机存取存储器(导电桥ram)、磁阻式随机存取存储器(mram)、相变材料(pcm)存储器、相变随机存取存储器(pcram)、自旋扭矩转移随机存取存储器(sttram)、基于氧空位的存储器、可编程导体存储器、铁电随机存取存储器(fe-ram)、参考场效应晶体管(re-fet)等。
105.根据本公开的实施例的包含凹入(例如，嵌入)沟道区域(例如，沟道区域104)内的栅极电极(例如，栅极电极114)的设备(例如，电子装置、微电子装置、半导体装置、存储器装置)(例如，设备100、300)可以用于本公开的电子系统的实施例中。图6是根据本公开的实施例并且包含凹入栅极电极114的说明性电子系统603的框图。电子系统603可以包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、wi-fi或支持蜂窝的平板电脑(诸如例如或平板电脑)、电子书、导航装置等。电子系统603包含至少一个存储器装置605。存储器装置605可以包含例如一或多个本文先前描述的设备(例如，设备100、300)，其中栅极电极(例如，栅极电极114)凹入沟道区域104内。
106.电子系统603可以进一步包含至少一个电子信号处理器装置607(通常被称为“微处理器”)。电子信号处理器装置607可以任选地包含本文先前描述的设备(例如，设备100、300)的一个实施例。电子系统603可以进一步包含用于由用户将信息输入到电子系统603中的一或多个输入装置609，诸如例如鼠标或其它指示装置、键盘、触摸板、按钮或控制面板。电子系统603可以进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置611，诸如例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置609和输出装置611可以包括单个触摸屏装置，所述触摸屏装置可以用于向电子系统603输入信息并且向用户输出视觉信息。输入装置609和输出装置611可以与存储器装置605和电子信号处理器装置607中的一或多个电气通信。
107.本公开的一些实施例包含一种设备(例如，电子装置、微电子装置、半导体装置、存储器装置)。所述设备可以包含具有沟道区域的至少一个垂直晶体管。所述沟道区域可以包含具有第一宽度的上部区域和位于所述上部区域下方并且具有小于所述第一宽度的第二宽度的下部区域。所述上部区域可以限定横向延伸超出所述下部区域的至少一个悬垂部分。所述至少一个垂直晶体管可以进一步包含至少部分垂直地位于所述沟道区域的所述上部区域的所述至少一个悬垂部分之下的栅极电极。
108.本公开的另外的实施例包含一种形成设备的方法。所述方法可以包含去除部分沟道材料以形成被沟槽分开的一或多个沟道区域，在所述沟槽的底表面上方和所述一或多个沟道区域的侧壁上方形成衬垫材料；从所述一或多个沟道区域的水平表面去除部分所述衬垫材料；去除所述沟道材料的暴露部分以形成延长沟槽；去除所述衬垫材料下方的部分所述沟道材料而基本上不去除所述衬垫材料以形成所述沟道区域的上部区域和所述沟道区域的下部区域，每个上部区域限定向外延伸超出相应下部区域的外边界的至少一个悬垂部分；在所述下部区域的所述侧壁和所述沟道区域的每个所述上部区域的所述至少一个悬垂部分上方形成栅极介电材料；和形成与所述栅极介电材料相邻的栅极电极，每个栅极电极的至少一部分位于所述一或多个沟道区域的相应上部区域的相应悬垂部分之下。
109.本公开的另外的实施例包含一种设备。所述设备可以包含至少一个垂直晶体管。所述至少一个垂直晶体管可以包含沟道区域；至少一个栅极电极，其在正交于所述至少一个垂直晶体管的纵向轴线的方向上相对于所述沟道区域的最外表面至少部分凹入所述沟道区域内；和栅极介电材料，其设置在所述至少一个栅极电极和所述沟道区域之间。
110.本公开的实施例包含另一种设备。所述设备可以包含至少一个垂直晶体管。所述至少一个垂直晶体管可以包含沟道区域；栅极电极，其在正交于所述至少一个垂直晶体管的纵向轴线的方向上相对于所述沟道区域的最外表面至少部分凹入所述沟道区域内；和栅极介电材料，其位于所述栅极电极和所述沟道区域之间。
111.本公开的实施例包含一种存储器阵列。所述存储器单元中的至少一个存储器单元可以包含至少一个垂直晶体管。所述至少一个垂直晶体管可以包含沟道区域，其包含上部区域和下部区域，所述下部区域的宽度小于所述上部区域的宽度；和栅极电极，其与所述沟道区域的所述下部区域横向相邻，至少一部分所述栅极电极凹入所述沟道区域的所述上部区域下方；和存储元件，其与所述至少一个垂直晶体管操作通信。
112.本公开的一些实施例包含一种系统，所述系统具有至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置和所述至少一个输出装置；和设备，其可操作地耦合到所述至少一个处理器装置。所述设备可以包含包括垂直晶体管的存储器单元阵列。所述垂直晶体管中的一或多个可以包含沟道区域，其包含：上部区域，其表现出第一宽度；和下部区域，其从所述上部区域向下延伸并且表现出第二宽度，其中所述第二宽度小于所述第一宽度，其中所述上部区域和所述下部区域之间的界面限定至少一个悬垂部分；至少一个栅极电极，其至少部分垂直地设置在所述沟道区域的所述上部区域的所述至少一个悬垂部分之下；和栅极介电材料，其位于所述至少一个栅极电极和所述上部区域的所述至少一个悬垂部分之间以及所述至少一个栅极电极和所述沟道区域的所述下部区域之间。
113.示范性实施例包含：
114.实施例1.一种设备，其包括：至少一个垂直晶体管，其包括：沟道区域，其包括：上部区域，其具有第一宽度；和下部区域，其位于所述上部区域下方并且具有小于所述第一宽度的第二宽度，并且其中所述上部区域限定横向延伸超出所述下部区域的至少一个悬垂部分；和栅极电极，其至少部分垂直地位于所述沟道区域的所述上部区域的所述至少一个悬垂部分之下。
115.实施例2.根据实施例1所述的设备，其中所述上部区域的侧壁和所述下部区域的侧壁基本上垂直。
116.实施例3.根据实施例1或2中任一实施例所述的设备，其中所述至少一个垂直晶体管包括：第一垂直晶体管，其具有第一栅极电极；和相邻的第二垂直晶体管，其具有第二栅极电极。
117.实施例4.根据实施例3所述的设备，其进一步包括所述第一垂直晶体管的所述第一栅极电极和所述第二垂直晶体管的所述第二栅极电极之间的绝缘材料。
118.实施例5.根据实施例3或4中任一实施例所述的设备，其进一步包括所述第一垂直晶体管的所述第一栅极电极和所述第二垂直晶体管的所述第二栅极电极之间的气隙。
119.实施例6.根据实施例5所述的设备，其中至少一部分所述气隙与所述沟道区域的
所述下部区域横向相邻。
120.实施例7.根据实施例5所述的设备，其中至少一部分所述气隙与所述沟道区域的所述上部区域横向相邻。
121.实施例8.根据实施例1到7中任一实施例所述的设备，其中所述栅极电极与所述沟道区域的所述下部区域横向相邻。
122.实施例9.根据实施例1到8中任一实施例所述的设备，其中所述栅极电极至少部分凹入所述沟道区域的所述下部区域中。
123.实施例10.根据实施例1到9中任一实施例所述的设备，其中所述沟道区域的所述下部区域的所述第二宽度与所述沟道区域的所述上部区域的所述第一宽度的比率在0.25和0.85之间。
124.实施例11.根据实施例1到10中任一实施例所述的设备，其进一步包括所述沟道区域的所述上部区域上方的导电材料和所述沟道区域的所述下部区域下方的另一导电材料。
125.实施例12.根据实施例1到11中任一实施例所述的设备，其中所述上部区域的所述至少一个悬垂部分在所述栅极电极中的一个栅极电极上方延伸的距离是所述栅极电极的总宽度的至少三分之一。
126.实施例13.根据实施例1到12中任一实施例所述的设备，其中所述上部区域的所述至少一个悬垂部分在所述栅极电极中的一个栅极电极上方延伸的距离是所述栅极电极的总宽度的至少一半。
127.实施例14.根据实施例1到13中任一实施例所述的设备，其中所述上部区域的所述至少一个悬垂部分在所述栅极电极中的一个栅极电极上方延伸的距离是所述栅极电极的总宽度的至少三分之二。
128.实施例15.根据实施例1到14中任一实施例所述的设备，其中所述栅极电极中的一个栅极电极基本上完全垂直地设置在所述沟道区域的所述上部区域的所述至少一个悬垂部分之下。
129.实施例16.根据实施例1到15中任一实施例所述的设备，其进一步包括所述栅极电极和所述上部区域的所述至少一个悬垂部分之间以及所述栅极电极和所述沟道区域的所述下部区域之间的栅极介电材料。
130.实施例17.一种形成设备的方法，所述方法包括：去除部分沟道材料以形成被沟槽分开的一或多个沟道区域；在所述沟槽的底表面上方和所述一或多个沟道区域的侧壁上方形成衬垫材料；从所述一或多个沟道区域的水平表面去除部分所述衬垫材料；去除所述沟道材料的暴露部分以形成延长沟槽；去除所述衬垫材料下方的部分所述沟道材料而基本上不去除所述衬垫材料以形成所述沟道区域的上部区域和所述沟道区域的下部区域，每个上部区域限定向外延伸超出相应下部区域的外边界的至少一个悬垂部分；在所述下部区域的所述侧壁和所述沟道区域的每个所述上部区域的所述至少一个悬垂部分上方形成栅极介电材料；和形成与所述栅极介电材料相邻的栅极电极，每个栅极电极的至少一部分位于所述一或多个沟道区域的相应上部区域的相应悬垂部分之下。
131.实施例18.根据实施例17所述的方法，其进一步包括：在所述延长沟槽的底表面上形成隔板材料；在所述隔板材料、所述一或多个沟道区域的所述下部区域和所述一或多个沟道区域的所述上部区域上方形成所述栅极介电材料；在所述延长沟槽内的所述栅极介电
材料上方形成栅极电极材料；通过所述栅极电极材料形成凹槽以暴露所述隔板材料；在所述凹槽中和所述延长沟槽的所述底表面上方形成绝缘材料；去除与所述一或多个沟道区域的所述上部区域水平相邻的部分所述栅极介电材料和所述栅极电极材料；和在所述延长沟槽内形成另外的绝缘材料。
132.实施例19.根据实施例17或18中任一实施例所述的方法，其中经由各向同性蚀刻在基本上水平方向上去除覆盖所述一或多个沟道区域的侧壁的至少一些所述衬垫材料和垂直地位于覆盖所述一或多个沟道区域的侧壁的所述衬垫材料之下的部分所述沟道材料包括以比所述衬垫材料更大的速率去除所述沟道材料。
133.实施例20.根据实施例17或18中任一实施例所述的方法，其进一步包括：在所述延长沟槽的底表面上形成隔板材料；在所述隔板材料、所述一或多个沟道区域的所述下部区域和所述一或多个沟道区域的所述上部区域上方形成所述栅极介电材料；在所述延长沟槽内的所述栅极介电材料上方形成栅极电极材料；通过所述栅极电极材料形成凹槽以暴露所述隔板材料；在所述凹槽内形成另外的隔板材料；去除与所述一或多个沟道区域的所述上部区域水平相邻的部分所述栅极介电材料、所述栅极电极材料和所述隔板材料；去除所述延长沟槽内的所述隔板材料的其余部分；和在部分所述延长沟槽内形成另外的绝缘材料，与所述沟道区域的所述下部区域相邻的另一部分所述延长沟槽包括气隙。
134.实施例21.一种设备，其包括：至少一个垂直晶体管，其包括：沟道区域：栅极电极，其在正交于所述至少一个垂直晶体管的纵向轴线的方向上相对于所述沟道区域的最外表面至少部分凹入所述沟道区域内；和栅极介电材料，其位于所述栅极电极和所述沟道区域之间。
135.实施例22.根据实施例21所述的设备，其中所述栅极电极中的每个栅极电极相对于所述沟道区域的最外表面凹入所述沟道区域内的距离是所述栅极电极在正交于所述至少一个垂直晶体管的所述纵向轴线的方向上的总宽度的至少一半。
136.实施例23.根据实施例21所述的设备，其中所述栅极电极中的每个栅极电极相对于所述沟道区域的最外表面凹入所述沟道区域内的距离是所述栅极电极在正交于所述至少一个垂直晶体管的所述纵向轴线的方向上的总宽度的至少三分之二。
137.实施例24.一种存储器阵列，其包括：存储器单元，所述存储器单元中的至少一个存储器单元包括至少一个垂直晶体管，其包括：沟道区域，其包括：上部区域和下部区域，所述下部区域的宽度小于所述上部区域的宽度；和栅极电极，其与所述沟道区域的所述下部区域横向相邻，至少一部分所述栅极电极凹入所述沟道区域的所述上部区域下方；和存储元件，其与所述至少一个垂直晶体管操作通信。
138.实施例25.一种系统，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置和所述至少一个输出装置；和设备，其可操作地耦合到所述至少一个处理器装置，所述设备包括：包括垂直晶体管的存储器单元阵列，所述垂直晶体管中的一或多个包括：沟道区域，其包括：上部区域，其表现出第一宽度；和下部区域，其从所述上部区域向下延伸并且表现出第二宽度，其中所述第二宽度小于所述第一宽度，其中所述上部区域和所述下部区域之间的界面限定至少一个悬垂部分；至少一个栅极电极，其至少部分垂直地设置在所述沟道区域的所述上部区域的所述至少一个悬垂部分之下；和栅极介电材料，其位于所述至少一个栅极电极和所述上部区域的所述至
少一个悬垂部分之间以及所述至少一个栅极电极和所述沟道区域的所述下部区域之间。
139.尽管已经结合附图描述了某些说明性实施例，但本领域普通技术人员将认识到并理解，本公开所涵盖的实施例不限于本文明确示出和描述的那些实施例。相反，在不脱离本公开所涵盖的实施例的范围的情况下，可以对本文描述的实施例进行许多添加、删除和修改，例如在下文中要求的那些，包含合法的等同内容。此外，来自一个公开实施例的特征可以与另一公开实施例的特征组合，同时仍然涵盖在本公开的范围内。