半导体装置结构的制作方法

1.本发明实施例涉及半导体装置结构，尤其涉及多临界电压的互补式场效晶体管。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计中的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小通常有利于增加产能并降低相关成本。尺寸缩小存在新的挑战。
3.在追求较高装置密度、较高效能与较低成本时，制作与设计的挑战造成三维设计如多栅极场效晶体管(含纳米片场效晶体管)的发展。在纳米片场效晶体管中，栅极围绕通道的所有侧表面，其可使通道区中的空乏更完全，以减少短通道效应并改善栅极控制。随着晶体管尺寸持续缩小，需要进一步改善纳米片场效晶体管。


技术实现要素：

4.本公开实施例的目的在于提出一种半导体装置结构，以解决上述至少一个问题。
5.本公开一实施例为半导体装置结构。结构包括一或多个第一半导体层，且第一互混层与第四互混层围绕每一第一半导体层。第一互混层位于第一半导体层与第四互混层之间。第一互混层包括第一材料与第二材料，且第四互混层包括第三材料与第四材料。结构包括一或多个第二半导体层，对准第一半导体层并位于第一半导体层下。第二互混层与第三互混层围绕每一第二半导体层。第二互混层位于第二半导体层与第三互混层之间。第二互混层包括第一材料与第五材料，且第三互混层包括第三材料与第六材料。第二材料与第四材料为具有第一极性的偶极材料，第五材料与第六材料为具有第二极性的偶极材料，且第一极性与第二极性相反。
6.本公开另一实施例为半导体装置结构。结构包括：一或多个第一半导体层，且第一互混层围绕每一第一半导体层。第一互混层包括第一极性的第一偶极材料。结构亦包括一或多个第二半导体层，对准第一半导体层并位于第一半导体层下。第二互混层围绕每一第二半导体层。第二互混层包括第二极性的第二偶极材料，且第一极性与第二极性相反。结构亦包括高介电常数的介电层，分别接触第一互混层与第二互混层。结构还包括第一源极/漏极结构，接触第一半导体层；以及第二源极/漏极结构，接触第二半导体层。
7.本公开又一实施例为半导体装置结构的形成方法。方法包括形成含有交错堆叠的多个第一半导体层与多个第二半导体层的半导体层堆叠。方法包括形成第一源极/漏极结构与第二源极/极极结构，其中第一源极结构对准第二源极/漏极结构并位于第二源极/漏极结构下，且第一源极/漏极结构与第二源极/漏极结构接触第一半导体层。方法包括移除第二半导体层的部分，以露出每一第一半导体层的部分。方法包括形成界面层以围绕每一第一半导体层的露出部分。方法包括形成第一偶极层于第一组的第一半导体层上的界面层
上，其中第一偶极层包括第一极性的第一偶极材料。方法包括形成第二偶极层于第二组的第一半导体层上的界面层上，其中第二偶极层包括第二极性的第二偶极材料，且第一极性与第二极性相反。方法包括对第一偶极层与第二偶极层进行第一热处理。方法包括形成高介电常数的介电层以围绕界面层。
附图说明
8.图1至图12为一些实施例中，制造半导体装置结构的多种阶段的透视图。
9.图13a至图22a、图13b至图22b与图13c至图22c为一些实施例中，制造半导体装置结构的多种阶段分别沿着图12的剖线a-a、剖线b-b与剖线c-c的剖视图。
10.图23至图28、图29a、图29b及图30为一些实施例中，制造半导体装置的多种阶段于图22b的区域的放大图。
11.图31a及图31b为其他实施例中，图30的第一半导体层的一部分的附图。
12.图32至图36、图37a、图37b及图38为一些实施例中，制造半导体装置的多种阶段于图22b的区域的放大图。
13.图39a及图39b为其他实施例中，图38的第一半导体层的部分的附图。
14.图40及图41为一些实施例中，制造半导体装置结构的多种阶段于图22b的区域的放大图。
15.图42a为结合图29a、图29b、图31a、图31b、图37a、图37b、图39a及图39b所示的多种实施例的其他实施例。
16.图42b及图42c为其他实施例中，图42a的区域的放大图。
17.图43a至图43c为一些实施例中，制造半导体装置结构的多种阶段之一分别沿着图12的剖线a-a、剖线b-b与剖线c-c的剖视图。
18.图43d为一些实施例中，显示第一纳米片晶体管与第二纳米晶体管的半导体装置结构的部分放大图。
19.图44a、图44b及图44c为一些实施例中，制造半导体装置结构的多种阶段之一分别沿着图12的剖线a-a、剖线b-b与剖线c-c的剖视图。
20.附图标记如下：
21.a-a,b-b,c-c:剖线
22.h:高度
23.h1:第一高度
24.h2:第二高度
25.100:半导体装置结构
26.101:基板
27.104:半导体层堆叠
28.106a,106b:第一半导体层
29.108a,108b,108c:第二半导体层
30.108a-1,118a,121a,133,135,157,167,177:上表面
31.110:掩模结构
32.110a:含氧层
33.110b:含氮层
34.112:鳍状结构
35.114,123,166:沟槽
36.115,119:衬垫层
37.116:井部
38.117:覆层
39.118:绝缘材料
40.120:隔离区
41.121,125,147:介电材料
42.127:介电结构
43.130:牺牲栅极结构
44.131,175:热处理
45.132:牺牲栅极介电层
46.134:牺牲栅极层
47.136,152,165:掩模层
48.138:栅极间隔物
49.144:介电间隔物
50.146,149:源极/漏极结构
51.148:界面层
52.150:第一偶极层
53.151:开口
54.153:第二纳米片晶体管
55.154:第二偶极层
56.155:第一纳米片晶体管
57.156:第一互混层
58.156a,158a,171a,173a:互混层
59.158:第二互混层
60.159:底部互混层
61.160:高介电常数的介电层
62.162:接点蚀刻停止层
63.163:第三偶极层
64.164:层间介电层
65.169:第四偶极层
66.171:第三互混层
67.172:第一栅极层
68.173:第四互混层
69.176:源极/漏极接点
70.178:硅化物层
71.179:第二栅极层
72.181:第五互混层
73.183:第六互混层
74.220:区域
具体实施方式
75.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
76.应理解的是，下述公开内容提供许多不同实施例或实例以实施本发明的不同结构。特定构件与排列的实施例用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
77.此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
78.本发明实施例提供半导体装置结构，其具有的互补式场效晶体管具有多临界电压方案。每一互补式场效晶体管的形成方法可为垂直堆叠第一纳米片场效晶体管(如n型通道场效晶体管)于第二纳米片场效晶体管(如p型通道场效晶体管)上，且每一纳米片场效晶体管包括来自半导体层堆叠的一或多个半导体层。一或多个半导体层可形成p型通道与n型通道的纳米片场效晶体管的纳米片通道。栅极层可围绕每一半导体层。在本发明实施例中，可选择性掺杂纳米片通道与栅极层之间的界面层及/或高介电常数的介电层，或使界面层及/或高介电常数的介电层与一或多个p型偶极与n型偶极金属互混，以分别提供p型通道与n型通道的纳米片场效晶体管所用的不同临界电压方案。如此一来，可由不同临界电压操作半导体装置结构的不同区中的互补式场效晶体管，进而改善装置可信度与效能。多种实施例将详述于下。
79.虽然本发明实施例以纳米片通道场效晶体管说明，本发明一些实施方式可用于其他工艺及/或其他装置，比如平面场效晶体管、鳍状场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管或其他合适装置。本技术领域中技术人员易于理解其他调整亦属本发明实施例的范畴。在适用全绕式栅极晶体管结构的例子中，可由任何合适方法图案化全绕式栅极晶体管结构。举例来说，图案化结构的方法可采用一或多道光刻工艺，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺，以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化全绕式栅极结构。
80.图1至44c显示本发明实施例中，制造半导体装置结构100的例示性工艺。应理解在图1至44c所示的工艺之前、之中与之后可提供额外步骤，且方法的额外实施例可置换或省
略一些下述步骤。步骤或工艺的顺序不限于所述顺序且可互换。
81.图1至图12为一些实施例中，制造半导体装置结构100的多种阶段的透视图。如图1所示，半导体装置结构100包括半导体层堆叠104形成于基板101上。基板101可为半导体基板。基板101可包含单晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑或磷化铟。在一实施例中，基板101的组成为硅。在一些实施例中，基板101为绝缘层上硅基板，其具有绝缘层(未图示)位于两个硅层之间以增进效能。在一实施例中，绝缘层为含氧层。
82.基板101可包含一或多个缓冲层(未图示)于基板101的表面上。缓冲层可逐渐改变自基板至成长于基板101上的源极/漏极区的晶格常数。缓冲层可为外延成长的单晶半导体材料，比如但不限于硅、锗、锗锡、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、氮化镓、磷化镓或磷化铟。在一实施例中，基板101包含外延成长于硅基板上的硅锗缓冲层。硅锗缓冲层的锗浓度可自最底部的缓冲层所用的30锗原子％增加到最顶部的缓冲层所用的70锗原子％。
83.基板101可包含多种区域，其可掺杂杂质(如具有p型或n型导电性的掺质)。举例来说，掺质可为n型场效晶体管所用的硼或p型场效晶体管所用的磷，端视电路设计而定。
84.半导体层堆叠104包含不同材料所组成的半导体层，以利形成纳米片通道于多栅极装置如纳米片通道场效晶体管中。在一些实施例中，半导体层堆叠104包括第一半导体层106(如106a及106b)与第二半导体层108(如108a及108b)。在一些实施例中，半导体层堆叠104包括交错的第一半导体层106与第二半导体层108。第一半导体层106与第二半导体层108的组成可为蚀刻选择性及/或氧化速率不同的半导体材料。举例来说，第一半导体层106的组成可为硅，而第二半导体层108的组成可为硅锗。在一些例子中，第一半导体层106的组成可为硅锗，而第二半导体层108的组成可为硅。在一些其他实施例中，第一半导体层106与第二半导体层108可为或包含其他材料如锗、碳化硅、砷化锗、磷化镓、磷化铟、砷化铟、锑化铟、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟或任何上述的组合。
85.第一半导体层106或其部分在后续的制作阶段中，可形成半导体装置结构100的纳米片通道。此处所述的用语纳米片指的是任何纳米尺寸(甚至是微米尺寸)且具有伸长形状的材料部分，不论此部分的剖面形状为何。因此此用语指的是圆形或实质上圆形剖面的伸长材料部分，而束状或棒状材料部分可包含圆柱状或实质上矩形的剖面。半导体装置结构100的栅极可围绕纳米片通道。半导体装置结构100可包含纳米片晶体管。纳米片晶体管可视作纳米线晶体管、全绕式栅极晶体管、多桥通道晶体管或具有栅极以围绕通道的任何晶体管。采用第一半导体层106以定义半导体装置结构100的通道的方法，如下所述。
86.第一半导体层106与第二半导体层108的形成方法可为任何合适的沉积工艺如外延。举例来说，外延成长半导体层堆叠104的方法可为分子束外延工艺、有机金属化学气相沉积工艺及/或其他合适的外延成长工艺。
87.在一些实施例中，半导体装置结构100包括互补式场效晶体管，其中两个或更多个纳米片场效晶体管彼此垂直堆叠。在此例中，第一半导体层106可包含通道以用于两个或更多的纳米片场效晶体管。举例来说，在图1所示的实施例中，第一半导体层106a可定义第一场效晶体管如n型场效晶体管的通道，而第一半导体层106b可定义第二场效晶体管如p型场效晶体管的通道。第一半导体层106的厚度选择，取决于装置效能考虑。在一些实施例中，每
一第一半导体层106的厚度可为约3nm至约10nm。最后可移除第二半导体层108(如108a至108c)，以定义之后形成其中的栅极堆叠所用的空间。类似地，每一第二半导体层108(如108a及108b)的厚度可等于、小余或大于第一半导体层106的厚度，端视装置效能考虑而定。在一实施例中，每一第二半导体层108(如108a及108b)的厚度等于第一半导体层(如106a及106b)的厚度。
88.在一些实施例中，第二半导体层108c位于第一场效晶体管(如n型通道的场效晶体管)的第一半导体层106a与第二场效晶体管(如p型通道的场效晶体管)的第一半导体层106b之间，其厚度大于其余的第二半导体层108a及108b的厚度，有利于在后续阶段中定义第一场效晶体管与第二场效晶体管的边界。在这些例子中，第二半导体层108c的厚度，可为第一半导体层106(如106a及106b)或第二半导体层108(如108a及108b)的厚度厚约1.5倍至约3倍。
89.虽然图1显示交错配置的六个第一半导体层106与七个第二半导体层108，但应理解可形成任何数目的第一半导体层106与第二半导体层108于半导体层堆叠104中，端视半导体装置结构100的每一场效晶体管预定的纳米片通道数目而定。
90.图2为一些实施例中，制造半导体装置结构100的多种阶段之一的透视图。如图2所示，自半导体层堆叠104形成鳍状结构112。每一鳍状结构112的上侧部分包括第一半导体层106、第二半导体层108、自基板101形成的井部116与掩模结构110的一部分。在形成鳍状结构112之前，可形成掩模结构110于半导体堆叠104上。掩模结构110可包括含氧层110a与含氮层110b。含氧层110a可为垫氧化物层如氧化硅层。含氮层110b可为垫氮化物层如氮化硅层。掩模结构110的形成方法可为任何合适的沉积工艺，比如化学气相沉积工艺。
91.鳍状结构112的制作方法可采用合适工艺，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距可小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺，以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物或芯之后可用于蚀刻半导体层堆叠104与基板101以图案化鳍状结构112。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。虽然附图显示两个鳍状结构112，鳍状结构的数目不限于2。
92.在一些实施例中，鳍状结构112的制作方法可采用合适工艺，包含光刻与蚀刻工艺。光刻工艺可包含形成光刻胶层(未图示)于掩模结构110上、曝光光刻胶至一图案、进行曝光后烘烤工艺、以及显影光刻胶以形成图案化的光刻胶。在一些实施例中，图案化光刻胶以形成图案化的光刻胶的方法，可采用电子束光刻工艺。接着采用图案化的光刻胶以保护基板101的区域与型成其上的层状物，而蚀刻工艺穿过掩模结构110与半导体层堆叠104至基板101中，以形成沟槽114于未保护的区域中，进而保留延伸的鳍状结构112。蚀刻沟槽114的方法可采用干蚀刻(反应性离子蚀刻)、湿蚀刻及/或上述的组合。
93.在图3中，形成衬垫层115于基板101与鳍状结构112上。衬垫层115的组成可为半导体材料如硅。在一些实施例中，衬垫层115的组成与基板101相同。衬垫层115可为顺应性层，其形成方法可为任何合适工艺如原子层沉积工艺。此处所述的用语“顺应性”可说明层状物在多种区域上具有实质上相同的厚度。
94.在图4中，形成鳍状结构112之后，形成绝缘材料118于基板101上。绝缘材料118填
入相邻的鳍状结构112之间的沟槽114，直到鳍状结构112埋置于绝缘材料118中。接着可进行平坦化步骤如化学机械研磨法及/或回蚀刻法，以露出鳍状结构112的顶部。绝缘材料118的组成可为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、氟硅酸盐玻璃、低介电常数的介电材料或任何合适的介电材料。绝缘材料118的形成方法可为任何合适方法，比如低压化学气相沉积、等离子体辅助化学气相沉积或可流动的化学气相沉积。
95.在图5中，使绝缘材料118凹陷以形成隔离区120。绝缘材料118的凹陷可露出鳍状结构112的部分。绝缘材料118的凹陷可篓出相邻的鳍状结构112之间的沟槽114。隔离区120的形成方法可采用合适工艺，比如干蚀刻工艺、湿蚀刻工艺或上述的组合。绝缘材料118的上表面可齐平或低于第二半导体层108(如108b)接触井部116的表面。
96.在图6中，形成覆层117于衬垫层115(图5)的露出表面上。一些实施例在形成覆层117时，衬垫层115可扩散至覆层117中，造成覆层117接触半导体层堆叠104。覆层117可为或包含半导体材料，其可使覆层117成长于半导体材料上而不成长于介电材料上。举例来说，覆层117可为硅锗且成长于衬垫层115的硅上，但不成长于绝缘材料118的介电材料上。在一些实施例中，覆层117的形成方法可为先形成半导体层于衬垫层115与绝缘材料118上。接着进行蚀刻工艺以移除绝缘材料118上的半导体层的部分。在一些实施例中，覆层117与第二半导体层108包括相同材料与相同的蚀刻选择性。举例来说，覆层117与第二半导体层108a、108b及108c可为或包含硅锗。之后可移除覆层117与第二半导体层108a、108b及108c，以产生栅极层所用的空间。
97.在图7中，形成衬垫层119于覆层117上与绝缘材料118的上表面上。衬垫层119可包含低介电常数(比如低于7)的介电材料，例如氧化硅、氮化硅、碳氮化硅、碳氧化硅或碳氮氧化硅。衬垫层119的形成方法可为顺应性工艺如原子层沉积工艺。衬垫层119的厚度可为约1nm至约6nm。衬垫层119在后续移除覆层117时，可作为保护沟槽114(图6)中的可流动的氧化物材料的外壳。因此若衬垫层119的厚度小于约1nm，则不足以保护可流动的氧化物材料。另一方面，若衬垫层119的厚度大于约6nm，则可能填满沟槽114(图6)。
98.介电材料121可形成于沟槽114(图6)中与衬垫层119上，如图7所示。介电材料121可为含氧材料如氧化物，其形成方法可为可流动的化学气相沉积。含氧材料的介电常数可小于约7，比如小于约3。可进行平坦化工艺如化学机械研磨工艺，已移除鳍状结构112上的衬垫层119与介电材料121的部分。在平坦化工艺之后，可露出含氮层上的覆层117的部分。
99.在图8中，使衬垫层119与介电材料121凹陷至最顶部的第二半导体层108a的高度。举例来说，一些实施例在凹陷工艺之后，介电材料121的上表面121a可与最顶部的第二半导体层108a的上表面108a-1实质上齐平。最顶部的第二半导体层108a的上表面108a-1可接触掩模结构110，比如接触含氧层110a。类似地，衬垫层119可凹陷至介电材料121的相同高度。使衬垫层119与介电材料121凹陷的步骤可为任何合适工艺，比如干蚀刻、湿蚀刻或上述的组合。在一些实施例中，可进行第一蚀刻工艺使介电材料121凹陷，接着进行第二蚀刻工艺使衬垫层119凹陷。蚀刻工艺可为选择性蚀刻工艺，其不移除覆层117的半导体材料。凹陷工艺的结果为沟槽123形成于鳍状结构112之间。
100.在图9中，介电材料125形成于沟槽123(图8)中，以及介电材料121与衬垫层119上。介电材料125可包含氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化锆铝、氧化铪或其他合适的介电材料。在一些实施例中，介电
材料125可包含高介电常数(如大于7)的介电材料。介电材料125的形成方法可为任何合适工艺，比如化学气相沉积、等离子体辅助化学气相沉积、可流动的化学气相沉积或原子层沉积工艺。进行平坦化工艺如化学机械研磨工艺，直到露出掩模结构110的含氮层110b。平坦化工艺移除掩模结构110上的介电材料125与覆层117的部分。衬垫层119、介电材料121与介电材料125可一起视作介电结构127。介电结构127可作为介电鳍状物，以分开相邻的源极/漏极外延结构与相邻的栅极层。
101.在图10中，使覆层117凹陷，并移除掩模结构110。使覆层117凹陷的方法可为任何合适工艺，比如干蚀刻、湿蚀刻或上述的组合。可控制凹陷工艺，使保留的覆层117与半导体层堆叠104中的最顶部的第二半导体层108a的上表面108a-1的高度实质上相同。蚀刻工艺可为选择性蚀刻工艺，其不移除介电材料125。移除掩模结构110的步骤可为任何合适工艺，比如干蚀刻、湿蚀刻或上述的组合。移除掩模结构110的步骤会露出半导体层堆叠104中的最顶部的第二半导体层108a的上表面108a-1。
102.在图11中，形成一或多个牺牲栅极结构130(附图中只有一个)于半导体装置结构100上。牺牲栅极结构130型程于鳍状结构112的一部分上。每一牺牲栅极结构130可包含牺牲栅极介电层132、牺牲栅极层134与掩模层136。牺牲栅极介电层132、牺牲栅极层134与掩模层136的形成方法可为依序沉积牺牲栅极介电层132、牺牲栅极层134与掩模层136的毯覆性层状物，接着进行图案化与蚀刻工艺。举例来说，图案化工艺包括光刻工艺(如光刻或电子束光刻)，其可进一步包含涂布光刻胶(如旋转涂布)、软烘烤、对准光掩膜、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(旋干及/或硬烘烤)、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干蚀刻(如反应性离子蚀刻)、湿蚀刻、其他蚀刻法及/或上述的组合。
103.通过图案化牺牲栅极结构130，可部分地露出牺牲栅极结构130的两侧上的鳍状结构112的半导体层堆叠104。牺牲栅极结构130的牺牲栅极层134所覆盖的鳍状结构112的部分，可作为半导体装置结构100所用的通道区。牺牲栅极结构130的两侧上所露出的鳍状结构112，可定义半导体装置结构100所用的源极/漏极区。虽然只图示一个牺牲栅极结构130，一些实施例可沿着x方向配置两个或更多个牺牲栅极结构130。
104.接着形成栅极间隔物138于牺牲栅极结构130的侧壁上。栅极间隔物138的形成方法可先沉积顺应性的层状物，之后回蚀刻层状物以形成侧壁的栅极间隔物138。举例来说，间隔物材料层可顺应性地位于半导体装置结构100的露出表面上。顺应性的间隔物材料层的形成方法，可为原子层沉积工艺。之后可进行非等向蚀刻于间隔物材料层上，其可采用反应性离子蚀刻。在非等向蚀刻工艺时，自水平表面如鳍状结构112、覆层117与介电材料125的顶部移除主要的间隔物材料层，以保留栅极间隔物138于垂直表面如牺牲栅极结构130的侧壁上。栅极间隔物138的组成可为介电材料如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅及/或上述的组合。
105.在图12中，采用一或多道合适的蚀刻工艺如干蚀刻、湿蚀刻或上述的组合，使牺牲栅极结构130与栅极间隔物138未覆盖的鳍状结构112的露出部分、覆层117的露出部分与介电材料125的露出部分选择性地凹陷。在一些实施例中，移除鳍状结构112的半导体层堆叠104的露出部分，以露出井部116的部分。如图12所示，鳍状结构112的露出部分凹陷至齐平或低于绝缘材料118的上表面118a。凹陷工艺可包含蚀刻工艺，其可使鳍状结构112的露出
部分与覆层117的露出部分凹陷。
106.图13a、图13b及图13c为一些实施例中，半导体装置结构100分别沿着图12的剖线a-a、剖线b-b与剖线c-c的侧剖视图。
107.图14a、图14b及图14c为一些实施例中，制造半导体装置结构100的多种阶段分别沿着图12的剖线a-a、剖线b-b与剖线c-c的剖视图。如图14a所示，沿着x方向水平地移除半导体层堆叠104的每一第二半导体层108(如108a、108b及108c)的边缘部分。移除第二半导体层108的边缘部分以形成空洞。在一些实施例中，可由选择性湿蚀刻工艺移除第二半导体层108的部分。在第二半导体层108的组成为硅锗而第一半导体层106的组成为硅的例子中，选择性蚀刻第二半导体层108的湿蚀刻剂可为但不限于氢氧化铵、氢氧化四甲基铵、乙二胺邻苯二酚或氢氧化钾溶液。
108.在移除每一第二半导体层108的边缘部分之后，沉积介电层(或一般所谓的内侧间隔物)于空洞中以形成介电间隔物144。介电间隔物144的组成可为低介电常数的介电材料，比如氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。介电间隔物144的形成方法可先形成顺应性的介电层，其可采用顺应性的沉积工艺如原子层沉积。接着可非等向蚀刻介电层以移除顺应性介电层的部分，而不移除介电间隔物144。在非等向蚀刻工艺时，第一半导体层106保护介电间隔物144。可沿着x方向盖住介电间隔物144之间的保留的第二半导体层108(如108a、108b及108c)。
109.图15a、图15b及图15c为一些实施例中，制造半导体装置结构100的多种阶段分别沿着图12的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图15a及图15c所示，外延的源极/漏极结构146形成于鳍状结构112的井部116上。外延的源极/漏极结构146可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅(或由上述材料所组成)以用于n型通道场效晶体管，或一或多层的硅、硅锗或锗(或由上述材料所组成)以用于p型通道场效晶体管。对p型通道场效晶体管而言，外延的源极/漏极结构146中亦可包含p型掺质如硼。在一些实施例中，外延的源极/漏极结构146可采用一或多层的硅、硅锗或锗以用于p型通道的场效晶体管。外延的源极/漏极结构146的形成方法可为外延成长发，比如化学气相沉积、原子层沉积或分子束外延。外延的源极/漏极结构146可垂直与水平成长以成长晶面，其可对应基板101所用的材料的结晶平面。外延的源极/漏极结构146接触第一半导体层106a及106b与介电间隔物144，如图15a所示。外延的源极/漏极结构146可为源极/漏极区。在本发明实施例中，用语源极区与漏极区可互换，且其结构实质上相同。
110.在图16a及图16c中，可移除每一外延的源极/漏极结构146的一部分，使外延的源极/漏极结构146凹陷。使外延的源极/漏极结构146凹陷的方法可为任何合适工艺如干蚀刻或湿蚀刻，其可选择性移除每一外延的源极/漏极结构146的一部分，而不移除栅极间隔物138、介电材料125与衬垫层119。在移除工艺之后，外延的源极/漏极结构146接触第一半导体层106b与介电间隔物144，如图16a所示。在一些实施例中，半导体装置结构100包含纳米片的p型通道的场效晶体管，其具有外延的源极结构/末端如外延的源极/漏极结构146与外延的漏极结构/末端如外延的源极/漏极结构146，两者均接触一或多个第一半导体层106b或一或多个通道。
111.在图17a及图17c中，形成介电材料147于外延的源极/漏极结构146上。介电材料147包含的材料可与绝缘材料118相同，且其形成方法可与形成绝缘材料118的方法相同。在
一些实施例中，介电材料147包括氧化物，其形成方法可为可流动的化学气相沉积。介电材料147可凹陷至低于第一半导体层106a的高度，如图17a所示。使介电材料147凹陷的方法可为任何合适工艺如干蚀刻或湿蚀刻，其可选择性移除介电材料147的一部分，而不移除栅极间隔物138、第一半导体层106a与介电间隔物144。
112.在图18a及图18c中，外延的源极/漏极结构149形成于介电材料147上。外延的源极/漏极结构149可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅以用于n型通道的场效晶体管，或者硅、硅锗或锗以用于p型通道的场效晶体管。在一些实施例中，外延的源极/漏极结构149采用一或多层的硅、磷化硅、碳化硅或碳磷化硅以用于n型通道的场效晶体管。外延的源极/漏极结构149可由第一半导体层106a所形成(图17a)。外延的源极/漏极结构149可垂直与水平成长以形成晶面，其可对应第一半导体层106a所用的材料的结晶平面。外延的源极/漏极结构149的形成方法可为外延成长法，其可采用化学气相沉积、原子层沉积或分子束外延。类似地，外延的源极/漏极结构149可为源极/漏极区。
113.如图18a及图18c所示，n型通道的场效晶体管与p型通道的场效晶体管的源极区可垂直堆叠且对准，n型通道的场效晶体管与p型通道的场效晶体管的漏极区可垂直堆叠且对准，而n型通道的场效晶体管的源极与p型通道的场效晶体管的源极可隔有介电材料147。垂直堆叠的n型通道的场效晶体管与p型通道的场效晶体管可增加场效晶体管的密度，并减少半导体装置如静态随机存取存储器所用的单位主动面积脚位。
114.在图19a及图19c中，顺应性地形成接点蚀刻停止层162于半导体装置结构100的露出表面上。接点蚀刻停止层162覆盖外延的源极/漏极结构146、栅极间隔物138、介电材料125与半导体层堆叠104的露出表面。接点蚀刻停止层162可包括含氧材料或含氮材料，比如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、类似物或上述的组合，且其形成方法可为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积或任何合适的沉积技术。接着可形成层间介电层164于半导体装置结构100上的接点蚀刻停止层162上。层间介电层164所用的材料可包含四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃或硼硅酸盐玻璃)及/或含硅、氧、碳及/或氢的其他合适介电材料。层间介电层164的沉积方法可为等离子体辅助化学气相沉积工艺或其他合适的沉积技术。在一些实施例中，形成层间介电层164之后，可对半导体装置结构100进行热工艺以退火层间介电层164。
115.在图20a、图20b及图20c中，形成层间介电层164之后，可在半导体装置结构100上进行平坦化步骤如化学机械研磨，以移除层间介电层164、接点蚀刻停止层162与掩模层136的部分，直到露出牺牲栅极层134。
116.在图21a及图21b中，移除牺牲栅极结构130。移除牺牲栅极结构130，以形成沟槽166于移除牺牲栅极层134与牺牲栅极介电层132的区域中。沟槽166露出覆层117的部分与第二半导体层108a的顶部。层间介电层164在移除牺牲栅极结构130时，可保护外延的源极/漏极结构146。牺牲栅极结构130的移除方法可采用等离子体干蚀刻及/或湿蚀刻。可由任何合适工艺如干蚀刻、湿蚀刻或上述的组合先移除牺牲栅极层134，接着进行任何合适工艺如干蚀刻、湿蚀刻或上述的组合移除牺牲栅极介电层132。在一些实施例中，可采用湿蚀刻剂如氢氧化四甲基铵溶液，以选择性移除牺牲栅极层134而不蚀刻栅极间隔物138、介电材料125与接点蚀刻停止层162。在一些实施例中，可采用移除牺牲栅极层134及/或牺牲栅极介
电层132的蚀刻剂，使栅极间隔物138凹陷。
117.在图22a及图22b中，移除覆层117与第二半导体层108(如108a、108b及108c)。移除覆层117与第二半导体层108的步骤会露出介电间隔物144与第一半导体层106(如106a及106b)。移除工艺可为任何合适的蚀刻工艺，比如干蚀刻、湿蚀刻或上述的组合。蚀刻工艺可为选择性蚀刻工艺，其移除覆层117(图21b)与第二半导体层108，而不蚀刻栅极间隔物138、接点蚀刻停止层162、介电材料125与第一半导体层106。如此一来，开口151形成于第一半导体层106周围，如图22b所示。介电间隔物144未覆盖的第一半导体层106的部分暴露至开口151。
118.图23至图28、图29a、图29b、图30、图32至图36、图37a、图37b、图38、图40、图41及图42a为一些实施例中，制造半导体装置结构100的多种阶段于图22b的区域220的放大图。为了使附图清楚，省略图23至图28、图29a、图29b、图30、图32至图36、图37a、图37b、图38、图40、图41及图42a中的介电材料125。在图23所示的实施例中，每一第一半导体层106b可为第一纳米片晶体管155如p型通道的场效晶体管的纳米片通道，而每一第一半导体层106a可为第二纳米片晶体管153如n型通道的场效晶体管的纳米片通道。第二纳米片晶体管(如第一半导体层106a)沿着z方向对准第一纳米片晶体管(如第一半导体层106b)并位于其上。具有较高热预算的纳米片晶体管(如p型通道的场效晶体管)可配置于具有较低热预算的纳米片晶体管(如n型通道的场效晶体管)之下，端视应用而定。
119.由于移除最顶部的第二半导体层108a(图21b)，最顶部的第一半导体层106a的上表面133比衬垫层119的上表面135低了高度h。每一第一半导体层106a及106b的第一高度h1可为约2nm至约15nm，比如约3nm至约10nm。在一些实施例中，一或多个第一半导体层106a的第一高度h1不同于一或多个第一半导体层106a的第一高度h1，而一或多个第一半导体层106b的第一高度h1可不同于一或多个第一半导体层106b的第一高度h1。在一些实施例中，一或多个第一半导体层106a及106b可具有第一高度，而一或多个第一半导体层106a及106b可具有第二高度，且第一高度与第二高度不同。本发明实施例所述的第一高度h1亦可视作第一半导体层106a及106b的厚度或纳米片通道高度。
120.第一纳米片晶体管155的第一半导体层106b与第二纳米片晶体管153的第一半导体层106a之间的开口151具有第二高度h2，其可大于第一高度h1。第二高度h2与第一高度h1的比例可为约1.5至3。第二高度h2可提供额外空间以弥补后续阶段使硬掩模凹陷时(如图28)可能发生的过蚀刻或蚀刻不足，因有有助于定义第一纳米片晶体管155与第二纳米片晶体管153之间的边界。因此若第二高度h2与第一高度h1的比例小于约1.5，则硬掩模可能凹陷至第一纳米片晶体管155或第二纳米片晶体管153中的高度，因为蚀刻不足或过蚀刻。另一方面，若第二高度h2与第一高度h1的比例大于约3，则制造成本增加而无明显好处。
121.在图24中，对半导体装置结构100进行预清洁工艺，以自第一纳米片晶体管155的第一半导体层106b的露出部分与第二纳米片晶体管153的第一半导体层106a移除残留物或不想要的膜状物。预清洁工艺可为任何合适的湿式清洁工艺如至少含有水、氢氧化铵与过氧化氢的工艺，至少含有水、过氧化氢与氯化氢的工艺，至少含有过氧化氢与硫酸的工艺，或任何上述的组合。
122.接着形成界面层148以围绕第一半导体层106a及106b的露出表面，如图24所示。在一些实施例中，界面层148亦可形成于基板101的井部116上。界面层148可包括含氧材料或
含氮材料(或由上述材料所组成)，比如氧化硅、氮氧化硅、氮氧化物、硅酸铪或类似物。界面层148的形成方法可为化学气相沉积、原子层沉积或任何合适的顺应性沉积技术。在一实施例中，界面层148的形成方法采用原子层沉积。界面层148的厚度选择依据装置效能的考虑。在一些实施例中，界面层148的厚度为约0.5nm至约2nm。
123.在图25中，第一偶极层150形成于界面层148与半导体装置结构100的露出表面上。在一些实施例中，第一偶极层150可形成于衬垫层119、绝缘材料118、衬垫层115与接触基板101的井部116的界面层148上。第一偶极层150可设置为包含正极性或负极性，端视第一纳米片晶体管155的导电型态而定。第一偶极层150可用于增进或调整第一纳米片晶体管155所用的临界电压。在第一纳米片晶体管155为p型通道的场效晶体管的例子中，第一偶极层150可为正极性偶极(p型偶极)层，其组成可为本身固有正极性的材料。这些材料可包含但不限于氧化铝、氧化钛、氧化锗或类似物。第一偶极层150的形成方法可为原子层沉积、化学气相沉积或任何合适的顺应性沉积技术，以确保第一偶极层150具有一致的厚度。第一偶极层150的厚度选择依据装置效能的考虑。在一些实施例中，第一偶极层150的厚度为约0.05nm至约2nm。
124.在一些实施例中(其可与本发明的任何实施例结合)，可形成第一偶极层150以围绕第一半导体层106a及106b的露出表面，接着形成界面层148于第一偶极层150上。
125.在图26中，形成掩模层152于第一偶极层150上与每一开口151(图25)中。掩模层152填入开口151的高度，至少使第二纳米片晶体管153中的第一偶极层150埋入掩模层152中。掩模层152在后续回蚀刻掩模的工艺时(图27)，可保护第一纳米片晶体管155(如p型通道场效晶体管)中的第一偶极层150。掩模层152可为任何合适的掩模材料，比如光刻胶层、底抗反射涂层、旋转涂布玻璃层或旋转涂布碳层，且其沉积方法可为旋转涂布或任何合适的沉积技术。
126.在图27中，使掩模层152凹陷以露出第二纳米片晶体管153中的第一偶极层150。使掩模层152凹陷的工艺，可采用合适的回蚀刻工艺如干蚀刻、湿蚀刻或反应性离子蚀刻。回蚀刻工艺采用的蚀刻剂可选择性移除掩模层152，但不移除第一偶极层150。凹陷的掩模层152的上表面157的高度，可在第一纳米片晶体管155的最顶部的第一半导体层106b与第二纳米片晶体管153的最底部的第一半导体层106a之间。上表面157可定义第一纳米片晶体管155与第二纳米片晶体管153之间的界面。
127.在图28中，移除硬掩模层152未覆盖的第一偶极层150。移除工艺可移除第一偶极层150以露出第二纳米片晶体管153的界面层148(形成于第一半导体层106a上)。移除工艺亦可露出掩模层152的上表面157与围绕掩模层152的第一偶极层150的一部分。移除工艺可为任何合适工艺如干蚀刻、湿蚀刻或上述的组合。在一些实施例中，第一偶极层150的移除方法可为湿蚀刻，其采用氢氧化铵、稀氢氟酸(如2％的氢氟酸)、缓冲氢氟酸(如30％至50％的氟化铵与5％至10％的氢氟酸)或任何上述的组合。
128.在移除第二纳米片晶体管153中的第一偶极层150之后，可形成第二偶极层154于露出的界面层148、掩模层152的上表面157与露出的衬垫层119上。第二偶极层154围绕第二纳米片晶体管153中的第一半导体层106a。类似地，第二偶极层154可设置以包含正极性或负极性，端视第二纳米片晶体管153的导电型态而定。第二偶极层154可增进或调整第二纳米片晶体管153所用的临界电压。在第二纳米片晶体管153为n型通道的场效晶体管的例子
中，第二偶极层154可为负极性(如n行偶极)的偶极层，其组成可为本身固有负极性的材料。合适材料可包含但不限于氧化镧、氧化镁、氧化钇、氧化钆或类似物。第二偶极层154的形成方法可为原子层沉积、化学气相沉积或任何合适的顺应性沉积技术，以确保第二偶极层154具有一致的厚度。第二偶极层154的厚度选择依据装置效能的考虑。在一些实施例中，第二偶极层154的厚度为约0.05nm至约2nm。
129.在图29a中，移除掩模层152。移除工艺可采用灰化工艺及/或干及/或湿蚀刻工艺，其可与图27所示的移除掩模层152所用的工艺相同或类似。移除工艺可选择性移除掩模层152，但不移除第一偶极层150与第二偶极层154。移除掩模层152的上表面157上的第二偶极层154(图28)以及掩模层152。一旦移除掩模层152即露出第一纳米片晶体管155中的开口151，以露出第一偶极层150所围绕的第一半导体层106b。
130.图29a显示的一实施例中，第一偶极层150围绕第一纳米片晶体管155中的第一半导体层106b，而第二偶极层154围绕第二纳米片晶体管153中的第一半导体层106a。在一些实施例中，其可结合至本发明实施例说明的一或多个实施例(如图37a、图37b、图39a及图39b)，比如对半导体装置结构100中的一或多个第二纳米片晶体管153进行后续工艺，以自第一半导体层106a与衬垫层119移除第二偶极层154，如图29b所示的其他实施例。在移除掩模层152之后可由选择性蚀刻工艺移除第二偶极层154，其可移除第二偶极层154但不移除第一偶极层150。通过设置一或多个第二纳米片晶体管153以包含第二偶极层154于第一半导体层106a上，并设置一或多个第二纳米片晶体管153以不包含第二偶极层154于第一半导体层106a上，半导体装置结构100可依据应用需求提供多临界电压方案的互补式场效晶体管。
131.在图30中，对半导体装置结构100进行热处理131。热处理131使第二偶极层154与第一偶极层150扩散至界面层148中并与界面层148混合。在一些实施例中，热处理之后可能观察不到界面层148与第一偶极层150之间的界面，以及界面层148与第二偶极层154之间的界面。在一些实施例中，第二偶极层154与界面层148的扩散形成第一互混层156，以围绕并接触第一半导体层106a。
132.类似地，第一偶极层150与界面层148的扩散及/或互混可形成第二互混层158以围绕并接触第一半导体层106b。第一偶极层150亦扩散至接触基板101的井部116的界面层148中，并形成底部互混层159。第一互混层156、第二互混层158与底部互混层159可视作调整的界面层。此处所述的用语“第一互混层及第二互混层”或“调整的界面层”指的是界面层148与第一偶极层150及/或第二偶极层154的反应产物，其可为化合物、组成物或混合物，端视采用的热处理而定。在一些实施例中，第一互混层156及第二互混层158或调整的界面层，可为掺杂来自第二偶极层154或第一偶极层150的材料的界面层。
133.在一些其他实施例中，其可结合至本发明说明的任何实施例，而热处理可造成第二偶极层154的部分扩散至界面层148中，并形成夹设于界面层148与第二偶极层154之间的互混层156a，如图31a所示的其他实施例。
134.在一些其他实施例中，可结合本发明所述的任何实施例，而退火工艺可造成第一偶极层150扩散至界面层148并形成夹设于界面层148与第一偶极层150之间的互混层158a，如图31b所示的其他实施例。
135.热处理131可为任何种类的退火，比如快速热退火、峰值退火、浸润退火、激光退
火、炉退火或类似工艺。热处理可历时约0.5秒至约60秒(比如约10秒至约30秒)，且温度可为约450℃至约1200℃。热处理可在气体氛围中进行，且气体可为含氮气体、含氧气体、含氢气体、含氩气体、含氦气体或任何上述的组合。例示性气体可包含但不限于氮气、氨、氧气、一氧化二氮、氩气、氦气、氢气或类似物。
136.在热处理之后，对半导体装置结构100进行湿处理。湿处理可移除衬垫层119、衬垫层115与绝缘材料118上的第一偶极层150与第二偶极层154，如图30所示。湿处理可为湿蚀刻如上述含有水、氢氧化铵与过氧化氢的工艺，含有水、过氧化氢与氯化氢的工艺或含有过氧化氢与硫酸的工艺。
137.在图32中，形成高介电常数的介电层160于半导体装置结构100的露出表面上。在一些实施例中，高介电常数的介电层160包覆第一互混层156(或第二偶极层154)与第二互混层158(或第一偶极层150)。高介电常数的介电层160亦形成于衬垫层119、绝缘材料118、衬垫层115与底部互混层159上。高介电常数的介电层160可包含(或由下述材料所组成)氧化铪、硅酸铪、氮氧化铪硅、氧化铪铝、氧化铪镧、氧化铪锆、氧化铪钽、氧化铪钛、氧化镧、氧化铝、氧化铝硅、氧化锆、氧化钛、氧化钽、氧化钇、氮氧化硅或其他合适的高介电常数材料。高介电常数的介电层160可为顺应性的层状物，其形成方法可为顺应性工艺如原子层沉积工艺或化学气相沉积工艺。高介电常数的介电层160的厚度可为约0.5nm至约3nm。
138.在图33中，形成第三偶极层163于半导体装置结构100的露出表面上。在一些实施例中，第三偶极层163形成于高介电常数的介电层160上。第三偶极层163可设置为包含正极性或负极性，端视第一纳米片晶体管155的导电型态而定。第三偶极层163可增进或调整第一纳米片晶体管155所用的临界电压。在第一纳米片晶体管155为p型通道的场效晶体管的例子中，第三偶极层163可为正极性(如p型偶极)的偶极层，其形成方法可采用原子层沉积、化学气相沉积或任何合适的顺应性沉积技术。在一些实施例中，第三偶极层163的材料组成可与第一偶极层150相同或不同。第三偶极层163的厚度可与第一偶极层150的厚度相同或不同，端视应用而定。
139.在图34中，形成掩模层165于第三偶极层163上以及每一开口151中，以覆盖第一纳米片晶体管155中的整个第一半导体层106b与其周围的第三偶极层163。掩模层165的形成方法可为先形成掩模层以填入开口151，接着以回蚀刻工艺使掩模层165凹陷至第一纳米片晶体管155的最顶部的第一半导体层106b与第二纳米片晶体管153的最底部的第一半导体层106a之间的高度。掩模层165采用的材料可与掩模层152相同，且其形成方法可为旋转涂布或任何合适的沉积技术。掩模层165的凹陷可露出第二纳米片晶体管153中的第三偶极层163，如图34所示。
140.在图35中，移除掩模层165未覆盖的第三偶极层163。移除工艺可移除第三偶极层163，以露出第二纳米片晶体管153中的高介电常数的介电层160(其形成于第一互混层156上)。移除工艺亦可露出掩模层165的上表面167与围绕掩模层165的第三偶极层163的一部分。移除工艺可为任何合适工艺，比如图28所示的上述移除工艺或图24所示的上述预清洁工艺。
141.在图36中，移除第二纳米片晶体管153中的第三偶极层163之后，形成第四偶极层169于露出的高介电常数的介电层160上。在一些实施例中，第四偶极层169包覆并接触高介电常数的介电层160(其包覆第一半导体层106a)。第四偶极层169可沿着衬垫层与掩模层
165的上表面167延伸，且可接触高介电常数的介电层160、第三偶极层163与掩模层165。第四偶极层可设置以包含正极性或负极性，端视第二纳米片晶体管153的导电型态而定。第四偶极层169可增进或调整第二纳米片晶体管153所用的临界电压。在第二纳米片晶体管153为n型通道的场效晶体管的例子中，第四偶极层169可为覆极性偶极(如n型偶极)层，其形成方法可采用原子层沉积、化学气相沉积或任何合适的顺应性沉积技术。在一些实施例中，第四偶极层169的组成材料可与第二偶极层154相同或不同。第四偶极层169的厚度可与第二偶极层154的厚度相同或不同，端视应用而定。
142.在图37a中，移除掩模层165。移除工艺可采用灰化工艺或干及/或湿蚀刻工艺，其与图29a所示的移除掩模层152所用的上述工艺类似。移除工艺可选择性移除掩模层165，但不移除第四偶极层169与第三偶极层163。移除掩模层165的上表面167上的第四偶极层169(图36)，以及掩模层165。一旦移除掩模层165即可露出第一纳米片晶体管155中的开口151，以露出第三偶极层163所围绕的第一半导体层106b与第四偶极层169所围绕的第一半导体层106a。
143.在一些实施例中，其可与本发明说明的一或多个实施例(如图29a、图29b、图31a及图31b)结合，比如对半导体装置结构100中的一或多个第二纳米片晶体管153进行后续工艺，以自第一半导体层106a与高介电常数的介电层160移除第四偶极层169，如图37b所示的其他实施例。在移除掩模层165之后可由合适的选择性蚀刻工艺移除第四偶极层169，且选择性蚀刻工艺可移除第四偶极层169而不移除第三偶极层163。通过设置一或多个第二纳米片晶体管153以包含第四偶极层169于第一半导体层106a上，以及设置一或多个第二纳米片晶体管153以不含第四偶极层169于第一半导体层106a上，半导体装置结构100提供的互补式场效晶体管可依应用需求而具有多临界电压的方案。
144.在图38中，对半导体装置结构100进行热处理175。热处理175可与图30所示的上述热处理131相同。热处理175可使第三偶极层163与第四偶极层169扩散或驱入高介电常数的介电层160中。在一些实施例中，第三偶极层163与第四偶极层169与高介电常数的介电层160混合，并分别形成第三互混层171与第四互混层173。在一些实施例中，热处理后可能观察不到高介电常数的介电层160与第三偶极层163之间的界面，以及高介电常数的介电层160与第四偶极层169之间的界面。第三互混层171包覆并接触第二互混层158。延伸于衬垫层119、绝缘材料118、衬垫层115与底部互混层159上的第三偶极层163，亦扩散至高介电常数的介电层160中并形成第五互混层181以接触衬垫层119、绝缘材料118、衬垫层115与底部互混层159。类似地，第四互混层173包覆并接触第一互混层156。延伸于衬垫层119上的第四偶极层169亦扩散至高介电常数的介电层160中，并形成第六互混层183以接触衬垫层119。
145.第三互混层171、第四互混层173、第五互混层181与第六互混层183可视作调整的高介电常数的介电层。此处所述的用语“第三、第四、第五及第六互混层”或“调整的高介电常数的介电层”指的是高介电常数的介电层160与第三偶极层163及/或第四偶极层169的反应产物，其可为化合物、组成物或混合物，端视采用的热处理而定。在一些实施例中，第三互混层171、第四互混层173、第五互混层181及第六互混层183或调整的高介电常数的介电层，可为掺杂来自第三偶极层163或第四偶极层169的材料的高介电常数的介电层。
146.在一些实施例中，热处理175之后可视情况移除未驱入高介电常数的介电层160中的第三偶极层163与第四偶极层169，且移除方法可为干蚀刻(如反应性离子蚀刻)、湿蚀刻
(如含有水、氢氧化铵与过氧化氢的工艺，含有水、过氧化氢与氯化氢的工艺或含有过氧化氢与硫酸的工艺)、臭氧与去离子水及/或上述的组合。
147.图38所示的一实施例中，第一纳米片晶体管155中的第一半导体层106b依序被第二互混层158(比如界面层148与第一偶极层150的反应产物)与第三互混层171(比如高介电常数的介电层160与第三偶极层163的反应产物)所围绕，而第二纳米片晶体管153中的第一半导体层106a依序被第一互混层156(比如界面层148与第二偶极层154的反应产物)与第四互混层173(比如高介电常数的介电层160与第四偶极层169的反应产物)所围绕。
148.在一些其他实施例中，其可结合至本发明说明的任何实施例，比如热处理可造成第四偶极层169的部分扩散至高介电常数的介电层160中，并形成夹设于高介电常数的介电层160与第四偶极层169之间的互混层173a，如图39a所示的其他实施例。
149.在一些其他实施例中，可与本发明说明的任何实施例结合，比如热处理可造成第三偶极层163的部分扩散至高介电常数的介电层160中，并形成夹设于高介电常数的介电层160与第三偶极层163之间的互混层171a，如图39b所示的其他实施例。
150.在图40中，形成第一栅极层172于每一开口151(图38)中，以及第三互混层171与第四互混层173上。第一栅极层172形成于第三互混层171与第四互混层173上，以分别围绕第一半导体层106b及106a的一部分。第一栅极层172包括一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、碳氮化钨、钛铝、氮化钛钽、氮化钛铝、氮化钽、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。第一栅极层172的形成方法可为物理气相沉积、化学气相沉积、原子层沉积、电镀或其他合适方法。在一些实施例中，第一栅极层172包括p型栅极层如氮化钛、氮化钽、氮化钛钽、氮化钛铝、碳氮化钨、钨、镍、钴或其他合适材料。
151.在图41中，在第一栅极层172上进行回蚀刻工艺，使第一栅极层172凹陷。回蚀刻工艺采用的蚀刻剂可选择性移除第一栅极层172，但不蚀刻第四互混层173。第一栅极层172凹陷后，第一栅极层172的上表面177的高度在第一纳米片晶体管155的最顶部的第一半导体层106b与第二纳米片晶体管153的最底部的第一半导体层106a之间。第一栅极层172的上表面177通常可定义第一纳米片晶体管155与第二纳米片晶体管153之间的边界。
152.接着形成第二栅极层179于使第一栅极层172凹陷所造成的开口151中以及第四互混层173上。第二栅极层179形成于第四互混层173上，以围绕每一第一半导体层106a的一部分。第二栅极层179可包含一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、碳氮化钨、钛铝、氮化钛钽、氮化钛铝、氮化钽、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。第二栅极层179的形成方法可为物理气相沉积、化学气相沉积、原子层沉积、电镀或其他合适方法。在一些实施例中，第二栅极层179包含n型栅极层如碳化钛铝、碳化钽铝、碳化钛铝硅、碳化钛、碳化钽铝硅或其他合适材料。因此第二栅极层179可作为n型通道的场效晶体管所用的栅极层，而第一栅极层172可作为p型通道的场效晶体管所用的栅极层。第一栅极层172与第二栅极层179可包含相同材料，端视应用而定。
153.图42a为结合图29a、图29b、图31a、图31b、图37a、图37b、图39a及图39b所示的多种实施例的其他实施例，其可调整第一纳米片晶体管155的界面层148以选择性含有第一偶极层150(如第一p型偶极层)如图42c所示的其他实施例，可调整第二纳米片晶体管153的界面
层148以选择性含有第二偶极层154(如第一n型偶极层)如图42b所示的其他实施例，可调整高介电常数的介电层160以选择性含有第三偶极层163(如第二p型偶极层)如图42c所示的其他实施例，且可调整高介电常数的介电层160以选择性含有第四偶极层169(如第二n型偶极层)如图42b所示的其他实施例。通过这些实施例，半导体装置结构100的不同区域可采用多临界电压方案的互补式场效晶体管。具体而言，这些实施例可使n型偶极层或p型偶极层扩散至界面层148与高介电常数的介电层160及/或与界面层148与高介电常数的介电层160互混，以形成调整的界面层148与高介电常数的介电层160，并最小化地增加调整的界面层148(比如第一互混层156及/或互混层156a以及第二互混层158及/或互混层158a)与调整的高介电常数的介电层160(比如第三互混层171及/或互混层171a以及第四互混层173及/或互混层173a)的厚度，进而达到多临界电压调整所用的无厚度偶极图案化。
154.图43a、图43b及图43c显示形成第一栅极层172与第二栅极层179之后，半导体装置结构100的侧剖视图。图44c为半导体装置结构100的部分放大图，其显示第一纳米片晶体管155与第二纳米片晶体管153。
155.在图44a及图44c中，形成源极/漏极接点176于层间介电层164中。在形成源极/漏极接点176之前，可形成接点开口于层间介电层164中，以露出外延的源极/漏极结构149。采用合适的光刻与蚀刻技术，形成接点开口穿过多种层状物如层间介电层164与接点蚀刻停止层162，以露出外延的源极/漏极结构149。
156.在形成接点开口之后，可形成硅化物层178于外延的源极/漏极结构149上。硅化物层178可电性耦接外延的源极/漏极结构149至后续形成的源极/漏极接点176。硅化物层178的形成方法可为沉积金属源层于外延的源极/漏极结构149上，并进行快速热退火工艺。在快速热退火工艺时，外延的源极/漏极结构149上的金属源层的部分可与外延的源极/漏极结构149中的硅反应，以形成硅化物层178。接着移除金属源层的未反应部分。硅化物层178的材料选择，端视第二纳米片晶体管153的导电型态而定。对n型通道的场效晶体管而言，硅化物层178的材料可包含钛硅化物、铬硅化物、钽硅化物、钼硅化物、锆硅化物、铪硅化物、钪硅化物、钇硅化物、钬硅化物、铽硅化物、钆硅化物、镏硅化物、镝硅化物、铒硅化物、镱硅化物或上述的组合。对p型通道的场效晶体管而言，硅化物层178的材料可包含镍硅化物、钴硅化物、锰硅化物、钨硅化物、铁硅化物、铑硅化物、钯硅化物、钌硅化物、铂硅化物、铱硅化物、锇硅化物或上述的组合。在一些实施例中，硅化物层178的组成可为金属或金属合金的硅化物，且金属包含贵金属、耐火金属、稀土金属、上述的合金或上述的组合。
157.接着形成导电材料于接点开口中，以形成源极/漏极接点176。导电材料的组成可包含钌、钼、钴、镍、钨、钛、钽、铜、铝、氮化钛与氮化钽的一或多者。虽然未图示，在形成源极/漏极接点176之前可形成阻挡层(如氮化钛、氮化钽或类似物)于接点开口的侧壁上。接着进行平坦化工艺如化学机械研磨，以移除多余的沉积的接点材料，并露出第二栅极层179的上表面。
158.应理解可对半导体装置结构100进行后续的互补式金属氧化物半导体工艺及/或后段工艺，以形成多种结构如晶体管、接点/通孔、内连线金属层、介电层、钝化层或类似物。半导体装置结构100亦可包含背侧接点(未图示)于基板101的背侧上，其可翻转半导体装置结构100、移除基板101、并经由背侧接点选择性连接外延的源极/漏极结构146或149的源极或漏极结构/末端至背侧电源轨(如正电压或负电压)。外延的源极/漏极结构146或149的源
极或漏极结构/末端以及第一栅极层172与第二栅极层179可连接至前侧电源轨，端视应用而定。
159.本发明实施例提供的半导体装置结构包括互补式场效晶体管，其各自具有第一纳米片晶体管与第二纳米片晶体管位于第一纳米片晶体管上。第一纳米片晶体管可为p型通道的场效晶体管，而第二纳米片晶体管可为n型通道的场效晶体管。调整的界面层与调整的高介电常数的介电层可围绕p型通道的场效晶体管的每一纳米片通道。每一调整的界面层与调整的高介电常数的介电层可或可不包含p型偶极层。类似地，调整的界面层与调整的高介电常数的介电层可围绕n型通道的场效晶体管的每一纳米片通道。每一调整的界面层与调整的高介电常数的介电层可或可不包含n型偶极层。如此一来，可由不同的临界电压操作半导体装置结构的不同区中的互补式场效晶体管，进而改善装置的可信度与效能。本发明实施例亦可精准图案化互补式场效晶体管的栅极，即使n型通道的场效晶体管与p型通道的场效晶体管垂直堆叠于互补式场效晶体管的不同高度。
160.在一些实施例中，半导体装置结构还包括：第一栅极层，接触第三互混层与第四互混层。
161.在一些实施例中，半导体装置结构还包括：第五互混层，接触第一栅极层，其中第五互混层与第三互混层包括相同材料；以及第六互混层，接触第二栅极层，其中第六互混层与第四互混层包括相同材料。
162.在一些实施例中，半导体装置结构还包括：第一衬垫层，接触第五互混层与第六互混层，其中第一衬垫层包括低介电常数的介电材料。
163.在一些实施例中，半导体装置结构还包括：绝缘材料，接触第五互混层；以及第二衬垫层，接触第五互混层，其中第二衬垫层与第一衬垫层不同，且第二衬垫层包括半导体材料。
164.在一些实施例中，半导体装置结构还包括：底部互混层，接触第五互混层，其中底部互混层与第二互混层包括相同材料。
165.在一些实施例中，半导体装置结构还包括：第一栅极层，接触第三互混层；以及第二栅极层，接触第四互混层，其中第一栅极层与第二栅极层不同。
166.在一些实施例中，半导体装置结构还包括：第五互混层，接触第一栅极层；以及第六互混层，接触第二栅极层。
167.在一些实施例中，第一材料包括含氧材料或含硅材料，且第三材料包括高介电常数的介电材料。
168.一实施例为半导体装置结构。结构包括一或多个第一半导体层，且第一互混层与第四互混层围绕每一第一半导体层。第一互混层位于第一半导体层与第四互混层之间。第一互混层包括第一材料与第二材料，且第四互混层包括第三材料与第四材料。结构包括一或多个第二半导体层，对准第一半导体层并位于第一半导体层下。第二互混层与第三互混层围绕每一第二半导体层。第二互混层位于第二半导体层与第三互混层之间。第二互混层包括第一材料与第五材料，且第三互混层包括第三材料与第六材料。第二材料与第四材料为具有第一极性的偶极材料，第五材料与第六材料为具有第二极性的偶极材料，且第一极性与第二极性相反。
169.另一实施例为半导体装置结构。结构包括：一或多个第一半导体层，且第一互混层
围绕每一第一半导体层。第一互混层包括第一极性的第一偶极材料。结构亦包括一或多个第二半导体层，对准第一半导体层并位于第一半导体层下。第二互混层围绕每一第二半导体层。第二互混层包括第二极性的第二偶极材料，且第一极性与第二极性相反。结构亦包括高介电常数的介电层，分别接触第一互混层与第二互混层。结构还包括第一源极/漏极结构，接触第一半导体层；以及第二源极/漏极结构，接触第二半导体层。
170.在一些实施例中，半导体装置结构还包括第一偶极层以围绕每一第一半导体层，其中第一偶极层包括第一偶极材料，且第一互混层位于第一偶极层与高介电常数的介电层之间。
171.在一些实施例中，半导体装置结构还包括第二偶极层以围绕每一第二半导体层，其中第二偶极层包括第二偶极材料，且第二互混层位于第二偶极层与高介电常数的介电层之间。
172.在一些实施例中，半导体装置结构还包括第三互混层以围绕并接触每一第一半导体层，其中第三互混层包括第一极性的第三偶极材料。
173.在一些实施例中，半导体装置结构还包括第四互混层以围绕并接触每一第二半导体层，其中第四互混层包括第二极性的第四偶极材料。
174.在一些实施例中，半导体装置结构还包括：界面层，围绕并接触每一第一半导体层与每一第二半导体层；以及第五互混层，围绕每一第一半导体层，其中界面层位于第五互混层与每一第一半导体层之间，且第五互混层包括第一极性的第三偶极材料。
175.在一些实施例中，半导体装置结构还包括：第六互混层，围绕每一第二半导体层，其中界面层位于第六互混层与每一第二半导体层之间，且第六互混层包括第二极性的第四偶极材料。
176.在一些实施例中，半导体装置结构还包括：第一栅极层，接触第一互混层；以及第二栅极层，接触第二互混层，其中第一栅极层与第二栅极层不同。
177.在一些实施例中，第一半导体层具有第一高度，最底部的第一半导体层与第顶部的第二半导体层之间的距离为第二高度，且第二高度大于第一高度。
178.又一实施例为半导体装置结构的形成方法。方法包括形成含有交错堆叠的多个第一半导体层与多个第二半导体层的半导体层堆叠。方法包括形成第一源极/漏极结构与第二源极/极极结构，其中第一源极结构对准第二源极/漏极结构并位于第二源极/漏极结构下，且第一源极/漏极结构与第二源极/漏极结构接触第一半导体层。方法包括移除第二半导体层的部分，以露出每一第一半导体层的部分。方法包括形成界面层以围绕每一第一半导体层的露出部分。方法包括形成第一偶极层于第一组的第一半导体层上的界面层上，其中第一偶极层包括第一极性的第一偶极材料。方法包括形成第二偶极层于第二组的第一半导体层上的界面层上，其中第二偶极层包括第二极性的第二偶极材料，且第一极性与第二极性相反。方法包括对第一偶极层与第二偶极层进行第一热处理。方法包括形成高介电常数的介电层以围绕界面层。
179.在一些实施例中，方法还包括：形成第三偶极层于围绕第一组第一半导体层的高介电常数的介电层上，其中第三偶极层包括第一极性的第三偶极材料；形成第四偶极层于围绕第二组第一半导体层的高介电常数的介电层上，其中第四偶极层包括第二极性的第四偶极材料；对第三偶极层与第四偶极层进行第二热处理；以及形成栅极层以围绕高介电常
数的介电层，而高介电常数的介电层围绕每一第一半导体层。
180.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。