半导体装置结构的制作方法

1.本发明实施例涉及全绕式栅极晶体管，尤其涉及避免掺质自源极/漏极区扩散至纳米片通道的掺质抑制层。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。几何尺寸缩小的工艺通常有利于增加产能并降低相关成本。尺寸缩小面临新挑战。举例来说，采用纳米线通道的晶体管的目的为改善载子迁移率并驱动装置中的电流。n型掺质或p型掺质通常用于高掺杂的源极与漏极区，以帮助降低晶体管的寄生电阻。随着装置尺寸缩小，这些掺质可能传布并因杂质散射而造成迁移率不良。
3.因此需改善处理与制造集成电路的方法。


技术实现要素：

4.一实施例为半导体装置结构。结构包括第一通道层，具有相对的第一表面与第二表面；第二通道层，具有相对的第一表面与第二表面，且第一通道层与第二通道层的组成为该第一材料。结构亦包括第一掺质抑制层，接触第一通道层的第二表面；以及第二掺质抑制层，平行于第一掺质抑制层，第二掺质抑制层接触第二通道层的第一表面，且第一掺质抑制层与第二掺质抑制层各自包含碳或氟。结构还包括栅极介电层，接触第一掺质抑制层、第二掺质抑制层与第一通道层的第一表面；以及栅极层，位于栅极介电层上。
5.另一实施例为半导体装置结构。结构包括第一通道层，其组成为第一材料，且第一通道层包括第一部分与第二部分，其中第一部分具有相对的第一表面与第二表面以及相对的第三表面与第四表面，第一部分的第一表面连接第一部分的第三表面与第四表面，而第一部分的第二表面连接第一部分的第三表面与第四表面。第二部分具有相对的第一表面与第二表面以及相对的第三表面与第四表面，其中第二部分的第一表面连接第二部分的第三表面与第四表面。第二部分的第二表面连接第二部分的第三表面与第四表面。结构亦包括掺质抑制层。掺质抑制层包括第一部位，接触第一部分的第二表面与第二部分的第一表面；第二部位，连接至第一部位并接触第一部分的第三表面与第二部分的第三表面；以及第三部位，连接至第一部位并接触第一部分的第四表面与第二部分的第四表面。第一部位、第二部位与第三部位相对于半导体装置结构的剖面形成h状。结构还包括栅极介电层，接触第一部分的第一表面与第二部分的第二表面；以及栅极层，位于栅极介电层上。
6.其他实施例为半导体装置结构的形成方法。方法包括形成层状物堆叠，其包括多个第一半导体层、多个第二半导体层与多个第一掺质抑制层，其中每一第二半导体层位于相邻的第一掺质抑制层之间。方法亦包括形成第一源极/漏极结构与第二源极/漏极结构，其中第一源极/漏极结构与第二源极/漏极结构接触第一半导体层；方法亦包括移除第二半
导体层以露出第一半导体层的部分与每一第一掺质抑制层的部分。方法亦包括形成栅极介电层以围绕第一半导体层的露出部分与每一第一掺质抑制层的部分。方法亦包括形成栅极层以围绕栅极介电层。
附图说明
7.图1至图6为一些实施例中，制造半导体装置结构的多种阶段的透视图。
8.图7a至图14a、图7b至图14b与图7c至图14c为一些实施例中，制造半导体装置结构的多种阶段分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。
9.图14d为一些实施例中，图14a所示的半导体装置结构的一部分的放大图。
10.图15a、图15b与图15c为一些实施例中，制造半导体装置结构的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。
11.图16a与图16b为一些实施例中，制造半导体装置结构的多种阶段之一沿着图6的剖线a-a的侧剖视图。
12.图17a、图17b与图17c为一些实施例中，在图16a的半导体装置结构上进行图9a至图9c到图15a至图15c的上述工艺之后的侧剖视图。
13.图17d为一些实施例中，图17a所示的半导体装置结构的一部分的放大图。
14.图18为一些其他实施例中，半导体装置结构的透视图。
15.图19a、图19b与图19c为一些实施例中，在图18的半导体装置结构上进行图2至图6的上述工艺之后的侧剖视图。
16.图20a、图20b及图20c为一些实施例中，制造半导体装置结构的多种阶段之一分别沿着第一剖线(如图6的剖线a-a)、第二剖线(如图6的剖线b-b)与第三剖线(如图6的剖线c-c)的侧剖视图。
17.图21a、图21b及图21c为一些实施例中，制造半导体装置结构的多种阶段之一分别沿着第一剖线(如图6的剖线a-a)、第二剖线(如图6的剖线b-b)与第三剖线(如图6的剖线c-c)的侧剖视图。
18.图22a至图22c为一些实施例中，在图21a的半导体装置结构上进行图9a至图9c到图15a至图15c的上述工艺之后的侧剖视图。
19.图22d为一些实施例中，半导体装置结构的纳米片通道的一部分的放大图。
20.附图标记如下：
21.a-a,b-b,c-c:剖线
22.100,200:半导体装置结构
23.101,201:基板
24.103,103a,103b,103c,103d,103e,103f,203,203a,203b,203c,203d:掺质抑制层
25.103g,103h,203g:延伸的掺质抑制层
26.104,204:层状物堆叠
27.106a,106b,106c,206a,206c,206b:第一半导体层
28.108a,108b,108c,208a,208b,208c:第二半导体层
29.112:鳍状结构
30.114,119,166:沟槽
31.116:井部
32.118,218:绝缘材料
33.120:隔离区
34.125:介电材料
35.130,230:牺牲栅极结构
36.132,232:牺牲栅极介电层
37.134,234:牺牲栅极层
38.136,236:掩模层
39.138,238:栅极间隔物
40.144,244:介电间隔物
41.146,246:源极/漏极结构
42.148,248:界面层
43.150,250:高介电常数的介电层
44.151:开口
45.162,262:接点蚀刻停止层
46.164,264:层间介电层
47.170,270:栅极介电层
48.172,272:栅极层
49.176,276:源极/漏极接点
50.178,278:硅化物层
51.206a-1,206b-1:上侧部分
52.206a-2,206b-2:下侧部分
具体实施方式
53.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
54.下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
55.此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
56.本发明实施例关于全绕式栅极晶体管如纳米片场效晶体管，其具有交错的第一半导体层与第二半导体层的半导体层堆叠形成于基板上。第一半导体层形成晶体管的纳米片通道。移除第二半导体层的一部分，使栅极围绕纳米片通道中的第一半导体层，以达更佳的
栅极控制。在本发明实施例中，掺杂抑制层覆盖第一半导体层的露出表面，以避免掺质自源极/漏极区扩散至纳米片通道。
57.虽然本发明实施例以纳米片通道的场效晶体管说明，但本发明一些实施例可实施于其他工艺及/或其他装置，比如平面场效晶体管、鳍状场效晶体管、水平的全绕式栅极场效晶体管、垂直的全绕式栅极场效晶体管或其他合适装置。本技术领域中技术人员应理解，其他调整亦属本发明实施例的范畴。在采用全绕式栅极晶体管结构的例子中，可由任何合适方法图案化全绕式栅极晶体管结构。举例来说，图案化结构的方法可采用一或多道光刻工艺，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距可小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺沿着图案化的牺牲层侧部形成间隔物。移除牺牲层，而保留的间隔物之后可用于图案化全绕式栅极结构。
58.图1至图22d为本发明实施例中，制造半导体装置结构100的例示性工艺。应理解的是，在图1至图22d所示的工艺之前、之中与之后可提供额外步骤，且方法的额外实施例可取代或省略一些下述步骤。步骤及/或工艺的顺序不限于此而可互换。
59.图1至图6为一些实施例中，制造半导体装置结构100的多种阶段的透视图。如图1所示，半导体装置结构100包括层状物堆叠104形成于基板101的前侧上。基板101可为半导体基板。基板101可包含单晶的半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑或磷化铟。在一些实施例中，基板101为绝缘层上硅基板，其具有绝缘层(未图示)于两个硅层之间以增进效能。在一实施例中，绝缘层为含氧层。
60.基板101可包含多种区域，其可掺杂杂质如具有p型导电性或n型导电性的掺质。依据电路设计，掺质可为n型场效晶体管所用的硼或p型场效晶体管所用的磷。
61.层状物堆叠104包含交错且组成材料不同的半导体层，以利形成纳米片通道于多栅极装置如纳米片通道的场效晶体管中。在一些实施例中，层状物堆叠104可包含第一半导体层106(如106a至106c)与第二半导体层108(如108a至108c)。在一些实施例中，层状物堆叠104包含交错的第一半导体层106与第二半导体层108。第一半导体层106对准第二半导体层108。第一半导体层106与第二半导体层108的组成可为蚀刻选择性及/或氧化速率不同的半导体材料。举例来说，第一半导体层106的组成可为硅，而第二半导体层108的组成可为硅锗。在一些例子中，第一半导体层106的组成可为硅锗，而第二半导体层108的组成可为硅。在一些例子中，第一半导体层106或第二半导体层108中的硅锗，其锗组成可介于约10原子％至约50原子％之间。在一些其他实施例中，半导体层106及108可为或包含其他材料如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟或任何上述的组合。
62.第一半导体层106或其部分在后续制作阶段中，可形成半导体装置结构100的纳米片通道，此处所述的用语纳米片可为纳米尺寸甚至是微米尺寸的任何材料部分，且可具有伸长的形状，不论此部分的剖面形状为何。因此此用语可指具有圆形与实质上圆形的剖面形状的伸长材料部分，且束状或棒状的材料部分包含圆状状或实质上矩形的剖面轮廓。栅极可围绕半导体装置结构100的纳米片通道。半导体装置结构100可包含纳米片晶体管。纳
米片晶体管可视作纳米线晶体管、全绕式栅极晶体管、多桥通道晶体管或具有栅极围绕通道的任何晶体管。
63.层状物堆叠104亦包括多个掺质抑制层103(如103a至103f)于基板101的前侧上。已发现掺质如磷或砷可能自后续形成的源极与漏极区，沿着异质接面(如硅与硅锗层的界面)扩散至纳米片通道(如第一半导体层106)中。掺质扩散至纳米片通道中，会在异质接面或靠近异质接面处造成漏电流，进而劣化半导体装置结构100的效能。掺质抑制层103(如图14a、图14b及图14d所示的掺质抑制层103b及103c)覆盖第一半导体层106的主要表面，因此可阻挡或最小化掺质自源极/漏极区扩散至纳米片通道中。
64.在一些实施例中，一或多个掺质抑制层103位于第一半导体层106与第二半导体层108之间。在图1所示的实施例中，第二半导体层108夹设于掺质抑制层103之间。在一例示性的例子中，掺质抑制层103a接触第一半导体层106a与第二半导体层108a，掺质抑制层103b接触第一半导体层106b与第二半导体层108a，掺质抑制层103c接触第一半导体层106b与第二半导体层108b，掺质抑制层103d接触第一半导体层106c与第二半导体层108b，掺质抑制层103e接触第一半导体层106c与第二半导体层108c，且掺质抑制层103f接触第二半导体层108c与基板101。
65.在多种实施例中，掺质抑制层103可为或包括含硅层或含碳层。例示性的材料可包含但不限于碳化硅、掺杂碳的硅、碳氮化硅(如键结氮化物的碳化硅或掺杂氮的碳化硅)或至少含有硅元素与碳元素的任何合适材料。掺杂碳的硅或类似物有利于最小化掺质扩散，因为碳倾向于捕获硅空缺，而硅空缺会减少硅为主材料中键结至掺质(如硼或磷)的硅本质浓度。此外，由于掺杂碳的硅层其晶格常数大于硅为主的第一半导体层106的晶格常数，掺质抑制层103可产生拉伸应变的纳米片通道(如用于n型通道的场效晶体管)，其可增加半导体装置结构100的电子迁移率。
66.在一实施例中，掺质抑制层103为碳化硅。在另一实施例中，掺质抑制层103为掺杂碳的硅。在这些例子中，掺质抑制层103的碳原子浓度可介于约0.1原子％至约3原子％之间。若碳浓度超过3原子％，可能由于晶格不匹配而在掺质抑制层103以及与其邻接的层状物(如第一半导体层106或第二半导体层108)之间的界面或靠近界面处产生缺陷。另一方面，若碳浓度小于0.1原子％，掺质抑制层103可能不足以捕获硅空缺，并减少可键结至掺质的硅本质浓度。如此一来，掺质抑制层103可能无法阻挡或最小化不想要的掺质扩散(自源极/漏极区扩散)。
67.在一些实施例中，掺质抑制层103可为或包含掺杂砷的碳化硅、掺杂砷的硅或至少含有硅元素与砷元素的任何合适材料(其可包含一或多种额外元素如碳)。在一实施例中，掺质抑制层103为掺杂砷的碳化硅。在另一实施例中，掺质抑制层103为掺杂砷的硅。在两种例子中，掺质抑制层103掺杂砷的等级可小于或等于约1x10
18
原子/cm3。
68.在一些实施例中，掺质抑制层103可为或包含掺杂氟的硅。在一实施例中，掺质抑制层103为氟化硅，或至少含有硅元素与氟元素的任何合适材料。在另一实施例中，掺杂抑制层103为富氟硅。在此例中，掺杂抑制层103掺杂的氟等级可小于或等于约1x10
18
原子/cm3。
69.第一半导体层106与第二半导体层108的形成方法可为任何合适的沉积工艺如外延。举例来说，外延成长层状物堆叠104的层状物的方法，可为分子束外延工艺、有机金属化
学气相沉积工艺及/或其他合适的外延成长工艺。掺质抑制层103的形成方法可为化学气相沉积工艺、物理气相沉积工艺或任何合适的沉积工艺。
70.每一第一半导体层106的厚度可介于约5nm至约30nm之间。每一第二半导体层108的厚度可大于、小于或等于第一半导体层106的厚度。在一些实施例中，每一第二半导体层108的厚度介于约2nm至约50nm之间。每一掺质抑制层103的厚度可小于或等于约3nm，比如约0.1nm至约1.5nm之间。图1显示3个第一半导体层106与三个第二半导体层108，但可形成任何数目的第一半导体层106与第二半导体层108于层状物堆叠104中，且层状物的数目取决于半导体装置结构100预定采用的通道数目而定。
71.在图2中，自层状物堆叠104形成鳍状结构112。每一鳍状结构112的上侧部分包括第一半导体层106、第二半导体层108、掺质抑制层103与自基板101形成的井部116。鳍状结构112的形成方法可为图案化层状物堆叠104上的硬掩模层(未图示)，且图案化方法可采用多重图案化步骤，其包含光刻与蚀刻工艺。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。光刻工艺可包含形成光刻胶层(未图示)于硬掩模层上，曝光光刻胶层至一图案，进行曝光后烘烤工艺以及显影光刻胶层以形成含光刻胶层的掩模单元。在一些实施例中，图案化光刻胶层以形成掩模单元的步骤可采用电子束光刻工艺。蚀刻工艺可形成沟槽114于未保护的区域中以穿过硬掩模层与层状物堆叠104至基板101中，进而保留多个延伸的鳍状结构112。沟槽114可沿着x方向延伸。蚀刻沟槽114的方法可采用干蚀刻(如反应性离子蚀刻)、湿蚀刻及/或上述的组合。
72.在图3中，形成鳍状结构112之后，可形成绝缘材料118于基板101上。绝缘材料118填入相邻的鳍状结构112之间的沟槽114，直到鳍状结构112埋置于绝缘材料118中。接着可进行平坦化工艺如化学机械研磨法及/或回蚀刻法，以露出鳍状结构112的顶部。绝缘材料118的组成可为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、氟硅酸盐玻璃、低介电常数的介电材料或任何合适的介电材料。绝缘材料118的形成方法可为任何合适方法，比如低压化学气相沉积、等离子体辅助化学气相沉积或可流动的化学气相沉积。
73.在图4中，使绝缘材料118凹陷以形成隔离区120。绝缘材料118的凹陷可露出鳍状结构112的部分如层状物堆叠104。绝缘材料118的凹陷可为相邻的鳍状结构112之间的沟槽114。隔离区120的形成方法可采用合适工艺，比如干蚀刻工艺、湿蚀刻工艺或上述的组合。绝缘材料118的上表面可齐平或低于掺质抑制层103f(其接触自基板101形成的井部116)的表面。
74.在图5中，形成一或多个牺牲栅极结构130(附图中只有一个)于半导体装置结构100上。牺牲栅极结构130形成于鳍状结构112的一部分上。每一牺牲栅极结构130可包含牺牲栅极介电层132、牺牲栅极层134与掩模层136。牺牲栅极介电层132、牺牲栅极层134与掩模层136的形成方法，可为依序毯覆性沉积牺牲栅极介电层132、牺牲栅极层134与掩模层136所用的层状物，接着图案化这些层状物成牺牲栅极结构130。接着形成栅极间隔物138于牺牲栅极结构130的侧壁上。举例来说，栅极间隔物138的形成方法，可为顺应性沉积栅极间隔物138所用的一或多层，接着非等向蚀刻一或多层。虽然附图中只有一个牺牲栅极结构130，但一些实施例可沿着x方向配置两个或更多牺牲栅极结构130。
75.牺牲栅极介电层132可包含一或多层的介电材料如氧化硅为主的材料。牺牲栅极层134可包含硅如多晶硅或非晶硅。掩模层136可包含多层，比如氧化物层与氮化物层。栅极
间隔物138的组成可为介电材料如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅及/或上述的组合。
76.牺牲栅极结构130的牺牲栅极层134所覆盖的鳍状结构112的部分，可作为半导体装置结构100的通道区。在牺牲栅极结构130的两侧上部分露出的鳍状结构112，可定义半导体装置结构100所用的源极/漏极区。在一些例子中，多种晶体管之间可共用一些源极/漏极区。举例来说，多种源极/漏极区可连接在一起，以作为多功能晶体管。应理解的是，源极区与漏极区可互换，因为形成于这些区域中的外延结构实质上相同。
77.在图6中，使源极/漏极区(如牺牲栅极结构130的两侧上的区域)中的鳍状结构112的部分向下凹陷至低于隔离区120(或绝缘材料118)的上表面，且凹陷方法可为移除牺牲栅极结构130未覆盖的鳍状结构112的部分。使鳍状结构112凹陷的方法可为蚀刻工艺，比如等向或非等向蚀刻工艺，或可相对于基板101的结晶平面的选择性蚀刻工艺。蚀刻工艺可为干蚀刻如反应性离子蚀刻、中性束蚀刻或类似方法，或湿蚀刻如采用氢氧化四甲基铵、氢氧化铵或任何合适蚀刻剂。使鳍状结构112的部分凹陷，造成沟槽119形成于源极/漏极区中。
78.图7a、图7b及图7c为一些实施例中，制造半导体装置结构100分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。
79.图8a、图8b及图8c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图8a所示，沿着x方向水平地移除层状物堆叠104的第二半导体层108的边缘部分。移除第二半导体层108的边缘部分的步骤，可形成空洞。在一些实施例中，以选择性蚀刻工艺移除第二半导体层108的部分。选择性蚀刻工艺移除第二半导体层108，但不移除掩模层136、栅极间隔物138、第一半导体层106与掺质抑制层103。在第二半导体层108的组成为硅锗而第一半导体层106的组成为硅的例子中，可采用湿蚀刻剂(比如但不限于氢氧化铵、氢氧化四甲基铵、乙二胺邻苯二酚或氢氧化钾溶液)以选择性蚀刻第二半导体层108。
80.在移除每一第二半导体层108的边缘部分之后，可沉积介电层(或所谓的内侧间隔物)于空洞中，以形成介电间隔物144。介电间隔物144接触掺质抑制层103的部分，如图8a所示。介电间隔物144的组成可为低介电常数的介电材料，比如氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。介电间隔物144的形成方法可为先采用顺应性的沉积工艺如原子层沉积形成顺应性的介电层，接着以非等向蚀刻移除顺应性介电层的部分，而不移除空洞中的介电间隔物144。在非等向蚀刻工艺时，第一半导体层106与掺质抑制层103可保护介电间隔物144。可沿着x方向覆盖介电间隔物144之间的保留的第二半导体层108。
81.图9a、图9b及图9c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图9a及图9c所示，形成外延的源极/漏极结构146于源极/漏极区中。外延的源极/漏极结构146可为一或多层的硅、磷化硅、碳化硅或碳磷化硅以用于n型通道的场效晶体管，或者一或多层的硅、硅锗或锗以用于p型通道的场效晶体管。对p型通道的场效晶体管而言，外延的源极/漏极结构146中可包含p型掺质如硼、铝或镓。对n型通道的场效晶体管而言，外延的源极/漏极结构146中可包含n型掺质如磷、砷或锑。外延的源极/漏极结构146的形成方法可为外延成长方法，其采用化学气相沉积、原子层沉积或分子束外延。
82.在图9a所示的一例中，一对外延的源极/漏极结构146的一个位于牺牲栅极结构
130的一侧上，其设计为源极结构/末端。同一对外延的源极/漏极结构146的另一个位于牺牲栅极结构130的另一侧上，其设计为漏极结构/末端。通道层(如第一半导体层106)可连接源极结构/末端与漏极结构/末端。外延的源极/漏极结构146接触牺牲栅极结构130之下的掺质抑制层103与第一半导体层106。在一些例子中，外延的源极/漏极结构146可成长越过最顶部的半导体通道(如牺牲栅极结构130之下的第一半导体层106)，以接触栅极间隔物138。牺牲栅极结构130之下的第二半导体层108与外延的源极/漏极结构146隔有介电间隔物144。
83.可垂直与水平地成长外延的源极/漏极结构146以形成晶面，其可对应基板101所用的材料的结晶平面。在一些例子中，鳍状结构的外延的源极/漏极结构146可成长并与相邻的鳍状结构的外延的源极/漏极结构146合并，如图9c所示的例子。
84.图10a、图10b及图10c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。在图10a、图10b及图10c中，顺应性地形成接点蚀刻停止层162于半导体装置结构100的露出表面上。接点蚀刻停止层162覆盖牺牲栅极结构130、绝缘材料118与外延的源极/漏极结构146的侧壁，并覆盖层状物堆叠104的露出表面。接点蚀刻停止层162可包括含氧材料或含氮材料，比如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、类似物或上述的组合，且其形成方法可为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积或任何合适的沉积技术。接着形成层间介电层164于半导体装置结构100上的接点蚀刻停止层162上。层间介电层164所用的材料可包括含硅、氧、碳及/或氢的的化合物，比如氧化硅、四乙氧基硅烷的氧化物、碳氢氧化硅或碳氧化硅。有机材料如聚合物亦可用于层间介电层164。层间介电层164的沉积方法可为等离子体辅助化学气相沉积或其他合适的沉积技术。在一些实施例中，形成层间介电层164之后，可对半导体装置结构100进行热工艺以退火层间介电层164。
85.图11a、图11b及图11c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图11a所示，形成层间介电层164之后，可在半导体装置结构100上进行平坦化步骤如化学机械研磨，直到露出牺牲栅极层134。
86.图12a、图12b及图12c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图12a及图12b所示，移除牺牲栅极结构130。层间介电层164在移除牺牲栅极结构130时，可保护外延的源极/漏极结构146。移除牺牲栅极结构130的方法可采用等离子体干蚀刻及/或湿蚀刻。举例来说，在牺牲栅极结构134为多晶硅且层间介电层164为氧化硅的例子中，可采用湿蚀刻剂如氢氧化四甲基铵以选择性移除牺牲栅极层134，而不移除层间介电层164、接点蚀刻停止层162与栅极间隔物138的介电材料。之后采用等离子体干蚀刻及/或湿蚀刻移除牺牲栅极介电层132。移除牺牲栅极结构130(如牺牲栅极层134与牺牲栅极介电层132)，可形成沟槽166于移除牺牲栅极层134与牺牲栅极介电层132所留下的区域中。沟槽166露出层状物堆叠104的顶部与侧部(比如第一半导体层106、第二半导体层108与掺质抑制层103，如图12b所示)。
87.图13a、图13b及图13c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图13a及图13b所示，移除第二半导体层108(如108a、108b及108c)。移除第二半导体层108的方法可露出介电间隔物144、第
一半导体层106(如106a、106b及106c)与掺质抑制层103(如103a至103f)。移除工艺可为任何合适的蚀刻工艺，比如干蚀刻、湿蚀刻或上述的组合。蚀刻工艺可为选择性蚀刻工艺，其可移除第二半导体层108，但不移除栅极间隔物138、接点蚀刻停止层162、介电材料125、第一半导体层106与掺质抑制层103。如此一来，开口151可形成于第一半导体层106与掺质抑制层103周围，如图13b所示。因此开口151露出介电间隔物144未覆盖的第一半导体层106与掺质抑制层103。
88.图14a、图14b及图14c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。如图14a及图14b所示，形成栅极介电层170以围绕第一半导体层106与掺质抑制层103的露出表面。接着形成栅极层172于栅极介电层170上。栅极介电层170与栅极层172可一起视作栅极结构。
89.在一些实施例中，栅极介电层170包括界面层148与高介电常数的介电层150。图14d显示纳米片通道的一部分的放大图，其显示界面层148与高介电常数的介电层150。在一实施例中，在一实施例中，界面层148接触第一半导体层106a、106b及106c的露出表面。界面层148亦接触掺杂抑制区103a、103b、103c、103d、103e及103f。在一些实施例中，界面层148亦可形成于基板101的井部116上。形成高介电常数的介电层150以围绕并接触界面层148。界面层148可包含或可为含氧材料或含硅材料，比如氧化硅、氮氧化硅、氮氧化物、硅酸铪或类似物。界面层148的形成方法可为化学气相沉积、原子层沉积或任何合适的顺应性沉积技术。在一实施例中，界面层148的形成方法可采用原子层沉积。
90.高介电常数的介电层150可包含一或多层的介电材料，比如氧化硅、氮化硅或高介电常数的介电材料。高介电常数的介电层150的例子可包含但不限于氧化铪、硅酸铪、氮氧化铪硅、氧化铪铝、氧化铪镧、氧化铪锆、氧化铪钽、氧化铪钛、氧化镧、氧化铝、氧化铝硅、氧化锆、氧化钛、氧化钽、氧化钇、氮氧化硅、氧化铪-氧化铝合金或其他合适的高介电常数的介电材料。高介电常数的介电层150可为顺应性工艺如原子层沉积工艺或化学气相沉积工艺所形成的顺应性层。
91.栅极层172可包含一或多层的导电材料如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝、氮化钛铝、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或任何上述的组合。栅极层172的形成方法可为化学气相沉积、原子层沉积、电镀或其他合适的沉积技术。栅极层172亦可沉积于层间介电层164的上表面上。接着采用化学机械研磨等方法以移除层间介电层164上的栅极介电层170与栅极层172，直到露出层间介电层164的上表面。
92.图14d显示掺至抑制层103(如103a及103b所覆盖的第一半导体层106(如第一半导体层106a及106b的)纵向表面。掺质抑制层103可避免或至少最小化经由纳米片通道(如第一半导体层106a及106b)以及与纳米片通道邻接的层状物之间的界面，自源极/漏极区扩散至纳米片通道(如第一半导体层106)中的掺质。
93.图15a、图15b及图15c为一些实施例中，制造半导体装置结构100的多种阶段之一分别沿着图6的剖线a-a、剖线b-b与剖线c-c的侧剖视图。在图15a及图15c中，形成源极/漏极接点176于层间介电层164中。在形成源极/漏极接点176之前，形成接点开口于层间介电层164中，以露出外延的源极/漏极结构146。可采用合适的光刻与蚀刻技术，以形成接点开口穿过多种层状物(包含层间介电层164与接点蚀刻停止层162)，以露出外延的源极/漏极
结构146。在一些实施例中，可蚀刻外延的源极/漏极结构146的上侧部分。
94.在形成接点开口之后，形成硅化物层178于外延的源极/漏极结构146上。硅化物层178可电性耦接外延的源极/漏极结构146至后续形成的源极/漏极接点176。硅化物层178的形成方法可为沉积金属源层于外延的源极/漏极结构146上，并进行快速退火工艺。在快速退火工艺时，外延的源极/漏极结构146上的金属源层的部分，可与外延的源极/漏极结构146中的硅反应形成硅化物层178。接着移除金属源层的未反应部分。对n型通道的场效晶体管而言，硅化物层178的组成可包含钛硅化物、铬硅化物、钽硅化物、钼硅化物、锆硅化物、铪硅化物、钪硅化物、钇硅化物、钬硅化物、铽硅化物、钆硅化物、镏硅化物、镝硅化物、铒硅化物、镱硅化物或上述的组合。对p型通道的场效晶体管而言，硅化物层178的组成可包含镍硅化物、钴硅化物、锰硅化物、钨硅化物、铁硅化物、铑硅化物、钯硅化物、钌硅化物、铂硅化物、铱硅化物、锇硅化物或上述的组合。在一些实施例中，硅化物层178的组成为金属或金属合金的硅化物，且金属包含贵金属、耐火金属、稀土金属、上述的合金或上述的组合。接着形成导电材料于接点开口中，以形成源极/漏极接点176。导电材料可包括钌、钼、钴、镍、钨、钛、钽、铜、铝、氮化钛与氮化钽的一或多者。虽然未图示，在形成源极/漏极接点176之前可形成阻挡层(如氮化钛、氮化钽或类似物)于接点开口的侧壁上。接着进行平坦化工艺如化学机械研磨以移除多余的接点材料，并露出栅极层172的上表面。
95.应理解的是，可对半导体装置结构100进行后续的互补式金属氧化物半导体工艺及/或后段工艺，以形成多种结构如晶体管、接点/通孔、内连线金属层、介电层、钝化层或类似物。半导体装置结构100亦可包含背侧接点(未图示)于基板101的背侧，使外延的源极/漏极结构146的源极或漏极经由背侧接点连接至背侧电源轨(如正电压如漏极电压或负电压如源极电压所用的背侧电源轨)。
96.图16a为一些实施例中，制造半导体装置结构100的多种阶段之一沿着图6的剖线a-a的侧剖视图。图16a所示的实施例与图15a所示的实施例实质上相同，差别在于掺质抑制层103更延伸覆盖第一半导体层106的整个露出表面。在此实施例中，形成介电间隔物144于空洞(移除第二半导体层108的边缘部分所形成的空洞，如图8a所示)中之后，可形成延伸的掺质抑制层103g(如掺质抑制层103)于第一半导体层106a、106b及106c的露出表面上。延伸的掺质抑制层103g可与掺质抑制层103采用相同材料。在图16a所示的实施例中，延伸的掺质抑制层103g与掺质抑制层103a一起覆盖并接触第一半导体层106a的露出表面，延伸的掺质抑制层103g与掺质抑制层103b及103c一起覆盖并接触第一半导体层106b的露出表面，延伸的掺质抑制层103g与掺质抑制层103d及103e一起覆盖并接触第一半导体层106c的露出表面，而延伸的掺质抑制层103g与掺质抑制层103f一起覆盖并接触第二半导体层108c与基板101的井部116的露出表面。
97.延伸的掺质抑制层103g形成第一半导体层106上的方法，可为选择性沉积工艺如选择性原子层沉积工艺。选择性原子层沉积工艺使延伸的掺质抑制层103g相对于介电间隔物144与栅极间隔物138的侧壁，可选择性地沉积于第一半导体层106的露出表面上。延伸的掺质抑制层103g亦可形成于掺质抑制层103a至103f上。延伸的掺质抑制层103g的厚度可与掺质抑制层103的厚度相同。
98.图16b为其他实施例中，制造半导体装置结构100的多种阶段之一沿着图6的剖线a-a的侧剖视图。图16b所示的实施例与图16a所示的实施例实质上相同，差别在于延伸的掺
质抑制层103h成长其上的材料与掺质抑制层103成长其上的材料不同。在此实施例中，形成延伸的掺质抑制层103h以覆盖第一半导体层106的所有露出表面。具体而言，延伸的掺质抑制层103h与掺质抑制层103a覆盖并接触第一半导体层106a的露出表面，延伸的掺质抑制层103h与掺质抑制层103b及103c覆盖并接触第一半导体层106b的露出表面，延伸的掺质抑制层103h与掺质抑制层103d及103e覆盖并接触第一半导体层106c的露出表面，而延伸的掺质抑制层103h与掺质抑制层103f覆盖并接触基板101的井部116的露出表面。
99.延伸的掺质抑制层103h所用的合适材料可包含但不限于含硅层或含碳层，比如碳化硅、掺杂碳的硅、碳氮化硅(如键结氮化物的碳化硅或掺杂氮的碳化硅)、至少含有硅元素与碳元素的任何合适材料；掺杂砷的碳化硅、掺杂砷的硅或至少含有硅元素与砷元素的任何合适材料(其可含有一或多种额外元素如碳)；或富氟硅(如氟化硅或至少含有硅元素与氟元素的任何合适材料)。
100.在形成延伸的掺质抑制层103g(图16a)或103h(图16b)之后，可对半导体装置结构100进行多种工艺，如图9a至图9c到图15a至图15c所示的上述工艺。图17a、图17b与图17c为一些实施例中，在图16a的半导体装置结构上进行图9a至图9c到图15a至图15c的上述工艺之后的侧剖视图。图17d为本发明一些实施例中，纳米片通道的一部分的放大图。如图17d所示，掺质抑制层103(如103a及103b)与延伸的掺质抑制层103g可完全覆盖第一半导体层106(如第一半导体层106a及106b的)露出表面。掺质抑制层103可避免或至少最小化经由纳米片通道以及与其邻接的层状物之间的界面，自外延的源极/漏极结构146扩散至纳米片通道(如第一半导体层106)中的掺质。掺质抑制层103(如103a及103b)与延伸的掺质抑制层103g亦有助于限制掺质于靠近纳米片通道(比如沿着并靠近延伸的掺质抑制层103g与介电间隔物144的区域)的外延的源极/漏极结构146的边缘，进而形成轻掺杂的源极与漏极区。轻掺杂的源极与漏极区可最小化注入栅极中的热电子，并改善半导体装置结构100的速度与可信度。
101.图17d更显示栅极介电层(如栅极介电层170)围绕第一半导体层106与掺质抑制层103。栅极介电层可包含界面层(如界面层148)与高介电常数的介电层(如高介电常数的介电层150)。栅极层(如栅极层172)形成于栅极介电层170上。形成接点开口穿过层间介电层164与接点蚀刻停止层162，以露出外延的源极/漏极结构146。可形成硅化物层如硅化物层178于外延的源极/漏极结构146上。硅化物层178可电性耦接外延的源极/漏极结构146至后续形成的源极/漏极接点(如源极/漏极接点176)，如图15a至图15c所示的上述内容。接着进行平坦化工艺如化学机械研磨以移除多余的接点材料，并露出栅极层172的上表面。
102.图18为一些其他实施例中，半导体装置结构200的透视图。图18所示的实施例可与图1的实施例类似，差别在于掺质抑制层形成于第一半导体层中。如图18所示，半导体装置结构200包括层状物堆叠204形成于基板201的前侧上。基板201的材料可与前述的基板101的材料相同，而基板201可包含掺杂p型杂质或n型杂质的多种区域。与层状物堆叠104类似，层状物堆叠204包含交错的第一半导体层206(如206a至206c)与第二半导体层208(如208a至208c)。举例来说，第二半导体层208a位于第一半导体层206a与第一半导体层206b之间，第二半导体层208b位于第一半导体层206b与第一半导体层206c之间，而第二半导体层108c位于第一半导体层206c与基板201之间。第一半导体层206与第二半导体层208的材料可分别与第一半导体层106与第二半导体层108的材料相同。在一实施例中，第一半导体层206的
组成可为硅，而第二半导体层208的组成可为硅锗。第一半导体层206与第二半导体层208的厚度可分别与第一半导体层106与第二半导体层108的厚度相同。
103.虽然图18显示三个第一半导体层206与三个第二半导体层208，但可形成任何数目的第一半导体层206与第二半导体层208于层状物堆叠204中，且层状物数目取决于半导体装置结构200预定形成的通道数目。
104.层状物堆叠204亦可包含多个掺质抑制层203(如203a至203d)形成于基板101的前侧上。掺质抑制层203的组成可与掺质抑制层103的材料相同，比如碳化硅、掺杂碳的硅、掺杂砷的碳化硅、富氟硅或类似物，如上述的多种实施例。在一些实施例中，可形成一或多个掺质抑制层203于第一半导体层206中。换言之，每一第一半导体层206a、206b及206c具有上侧部分与下侧部分，且掺质抑制层203a、203b及203c分别夹设于每一第一半导体层206a、206b及206c的上侧部分与下侧部分之间。在图18所示的实施例中，掺质抑制层203a位于第一半导体层206a中且其上表面与下表面接触第一半导体层206a，掺质抑制层203b位于第一半导体层206b中且其上表面与下表面接触第一半导体层206b，掺质抑制层203c位于第一半导体层206c中且其上表面与下表面接触第一半导体层206c，而掺质抑制层203d位于基板101与第二半导体层208c之间并接触基板101与第二半导体层208c。类似地，每一掺质抑制层203的厚度可与掺质抑制层103的厚度相同。
105.图19a、图19b与图19c为一些实施例中，在半导体装置结构200上进行图2至图6的上述工艺之后的侧剖视图。形成牺牲栅极结构230如牺牲栅极结构130于半导体装置结构200上。牺牲栅极结构230包括牺牲栅极介电层232(如牺牲栅极介电层132)、牺牲栅极层234(如牺牲栅极层134)与掩模层236(如掩模层136)。接着形成栅极间隔物238(如栅极间隔物138)于牺牲栅极结构230的侧壁上。图19a、图19b及图19c为一些实施例中，半导体装置结构200分别沿着第一剖线(平行于鳍状结构的延伸方向，如图6的剖线a-a)、第二剖线(垂直于第一剖线并沿着栅极结构的延伸方向，如图6的剖线b-b)与第三剖线(垂直于第一剖线并沿着源极区或漏极区的方向，如图6的剖线c-c)的侧剖视图。使源极/漏极区(如牺牲栅极结构130的两侧上的区域)中的鳍状结构向下凹陷至低于绝缘材料218(如绝缘材料118)的上表面。
106.图20a、图20b及图20c为一些实施例中，制造半导体装置结构200的多种阶段之一分别沿着第一剖线(如图6的剖线a-a)、第二剖线(如图6的剖线b-b)与第三剖线(如图6的剖线c-c)的侧剖视图。与图8a所示的工艺类似，可沿着x方向水平地移除每一第二半导体层208的边缘部分。接着形成介电间隔物244(如介电间隔物144)于移除第二半导体层208所形成的空洞中，如图20a所示。介电间隔物244与介电间隔物144的组成可为相同材料。
107.图21a、图21b及图21c为一些实施例中，制造半导体装置结构200的多种阶段之一分别沿着第一剖线(如图6的剖线a-a)、第二剖线(如图6的剖线b-b)与第三剖线(如图6的剖线c-c)的侧剖视图。与图16a所示的工艺类似，在形成介电间隔物244之后，形成延伸的掺质抑制层203g(如延伸的掺质抑制层103g)于第一半导体层206a、206b及206c的露出表面上。延伸的掺质抑制层203g与掺质抑制层103可采用相同材料。在图21a所示的实施例中，延伸的掺质抑制层203g与掺质抑制层203a一起形成h状(在半导体装置结构的剖面中)并接触第一半导体层206a，延伸的掺质抑制层203g与掺质抑制层203b一起形成h状(在半导体装置结构的剖面中)并接触第一半导体层206b，延伸的掺质抑制层203g与掺质抑制层203c一起形
成h状(在半导体装置结构的剖面中)并接触第一半导体层206c，而延伸的掺质抑制层203g与掺质抑制层203d接触基板101的井部116与第二半导体层208c的露出表面。
108.在一些实施例中，延伸的掺质抑制层203g的材料与掺质抑制层203(如203a至203d)不同，比如图16b所示的上述延伸的掺质抑制层103h所用的材料。
109.类似地，延伸的掺质抑制层203g形成于第一半导体层206上的方法可为选择性沉积工艺，比如形成延伸的掺质抑制层103g所用的选择性原子层沉积工艺。延伸的掺质抑制层203g亦可形成于掺质抑制层203a至203d上。延伸的掺质抑制层203g的厚度可与延伸的掺质抑制层103g的厚度相同。
110.在形成延伸的掺质抑制层203g之后，可对半导体装置结构200进行多种工艺，如图9a至图9c到图15a至图15c所示的上述工艺。图22a至图22c为对图21a的半导体装置结构200，进行图9a至图9c到图15a至图15c所示的上述工艺之后的侧剖视图。图22d为本发明一些实施例中，半导体装置结构200的纳米片通道的一部分的放大图。
111.在图22a中，形成栅极层272(如栅极层172)于栅极介电层270上。形成接点开口穿过层间介电层264(如层间介电层164)与接点蚀刻停止层262(如接点蚀刻停止层162)，以露出外延的源极/漏极结构246(如外延的源极/漏极结构146)。形成硅化物层278(如硅化物层178)于外延的源极/漏极结构246上。硅化物层178可电性耦接外延的源极/漏极结构246至后续形成的源极/漏极接点276(如源极/漏极接点176)，如图15a至图15c所示的上述内容。接着可进行平坦化工艺如化学机械研磨，以移除多余的接点材料并露出栅极层272的上表面。
112.如图22d所示，可形成栅极介电层270(如栅极介电层170)以围绕第一半导体层206(如第一半导体层206a及206b)。栅极介电层270可包含界面层248(如界面层148)与高介电常数的介电层250(如高介电常数的介电层150)。掺质抑制层203a延伸穿过第一半导体层206a以接合延伸的掺质抑制层203g(其覆盖并接触第一半导体层206如第一半导体层206a的露出表面)。换言之，第一半导体层206a具有上侧部分206a-1与下侧部分206a-2，且掺质抑制层203夹设于第一半导体层206a的上侧部分206a-1与下侧部分206a-2之间。类似地，掺质抑制层203b延伸穿过第一半导体层206b以接合延伸的掺质抑制层203g(其覆盖并接触第一半导体层206如第一半导体层206b的露出表面)。换言之，第一半导体层206b具有上侧部分206b-1与下侧部分206b-2，且掺质抑制层203b夹设于第一半导体层206b的上侧部分206b-1与下侧部分206b-2之间。
113.延伸的掺质抑制层203g可避免或至少最小化自外延的源极/漏极结构246扩散至纳米片通道(如第一半导体层206a及206b)的掺质。延伸的掺质抑制层203g亦有助于限制掺质于靠近纳米片通道的源极/漏极结构246的边缘(比如沿着并靠近延伸的掺质抑制层203g与介电间隔物244的区域)，进而形成轻掺杂的源极与漏极区。轻掺杂的源极与漏极区可最小化注入栅极中的热电子，并改善半导体装置结构200的速度与可信度。
114.本发明实施例提供的半导体装置结构具有掺杂抑制层以覆盖纳米片通道的露出表面，可避免掺质自源极/漏极结构扩散至纳米片通道中，进而缓解电子迁移率劣化的问题。掺质抑制层亦可限制掺质于源极/漏极结构与纳米片通道之间的界面，其可改善源极/漏极接面骤变并降低纳米片通道或靠近纳米片通道的接点电阻。减少纳米片通道中的掺质，可使纳米片通道中的空乏更完整，且因陡峭的次临界电流摆荡与较小的漏极诱发势垒
下降造成较少的短通道效应。此外，掺质抑制层采用掺杂碳的硅，亦可产生拉伸应变的纳米片通道，其可增加半导体装置结构的电子迁移率。
115.一实施例为半导体装置结构。结构包括第一通道层，具有相对的第一表面与第二表面；第二通道层，具有相对的第一表面与第二表面，且第一通道层与第二通道层的组成为该第一材料。结构亦包括第一掺质抑制层，接触第一通道层的第二表面；以及第二掺质抑制层，平行于第一掺质抑制层，第二掺质抑制层接触第二通道层的第一表面，且第一掺质抑制层与第二掺质抑制层各自包含碳或氟。结构还包括栅极介电层，接触第一掺质抑制层、第二掺质抑制层与第一通道层的第一表面；以及栅极层，位于栅极介电层上。
116.在一些实施例中，第一掺质抑制层与第二掺质抑制层的每一个还包括硅、砷或上述的组合。
117.在一些实施例中，第一掺质抑制层与第二掺质抑制层为碳化硅、掺杂碳的硅或掺杂砷的碳化硅。
118.在一些实施例中，半导体装置结构还包括：第一源极/漏极结构，接触第一掺质抑制层与第二掺质抑制层；以及第二源极/漏极结构，接触第一掺质抑制层与第二掺质抑制层。
119.在一些实施例中，半导体装置结构还包括：第三掺质抑制层，接触第一通道层的第三表面，且第一通道层的第三表面连接第一通道层的第一表面与第二表面；以及第四掺质抑制层，接触第一通道层的第四表面，第一通道层的第四表面平行于第一通道层的第三表面，且第一通道层的第四表面连接第一通道层的第一表面与第二表面。
120.在一些实施例中，第三掺质抑制层及第四掺质抑制层的材料与第一掺质抑制层的材料相同。
121.在一些实施例中，第三掺质抑制层与第四掺质抑制层接触第一掺质抑制层。
122.在一些实施例中，半导体装置结构还包括：第一源极/漏极结构，接触第三掺质抑制层；以及第二源极/漏极结构，接触第四掺质抑制层。
123.在一些实施例中，半导体装置结构还包括第五掺质抑制层，接触第二通道层的第二表面。
124.在一些实施例中，半导体装置结构还包括：第六掺质抑制层，位于第二通道层与第一源极/漏极结构之间并接触第二通道层与第一源极/漏极结构；以及第七掺质抑制层，位于第二通道层与第二源极/漏极结构之间并接触第二通道层与第二源极/漏极结构，其中第六掺质抑制层及第七掺质抑制层的材料与第三掺质抑制层及第四掺质抑制层的材料相同。
125.在一些实施例中，第二掺质抑制层、第五掺质抑制层、第六掺质抑制层与第七掺质抑制层围绕并接触第二通道层。
126.另一实施例为半导体装置结构。结构包括第一通道层，其组成为第一材料，且第一通道层包括第一部分与第二部分，其中第一部分具有相对的第一表面与第二表面以及相对的第三表面与第四表面，第一部分的第一表面连接第一部分的第三表面与第四表面，而第一部分的第二表面连接第一部分的第三表面与第四表面。第二部分具有相对的第一表面与第二表面以及相对的第三表面与第四表面，其中第二部分的第一表面连接第二部分的第三表面与第四表面。第二部分的第二表面连接第二部分的第三表面与第四表面。结构亦包括掺质抑制层。掺质抑制层包括第一部位，接触第一部分的第二表面与第二部分的第一表面；
第二部位，连接至第一部位并接触第一部分的第三表面与第二部分的第三表面；以及第三部位，连接至第一部位并接触第一部分的第四表面与第二部分的第四表面。第一部位、第二部位与第三部位相对于半导体装置结构的剖面形成h状。结构还包括栅极介电层，接触第一部分的第一表面与第二部分的第二表面；以及栅极层，位于栅极介电层上。
127.在一些实施例中，掺质抑制层包括碳或氟。
128.在一些实施例中，掺质抑制层还包括硅、砷或上述的组合。
129.在一些实施例中，掺质抑制层为碳化硅、掺杂碳的硅或掺杂砷的碳化硅。
130.在一些实施例中，半导体装置结构还包括：第一源极/漏极结构，接触掺质抑制层的第二部位；以及第二源极/漏极结构，接触掺质抑制层的第三部位。
131.在一些实施例中，半导体装置结构还包括：第二通道层，其组成为第一材料，其中第二通道层对准第一通道层并接触栅极介电层。
132.其他实施例为半导体装置结构的形成方法。方法包括形成层状物堆叠，其包括多个第一半导体层、多个第二半导体层与多个第一掺质抑制层，其中每一第二半导体层位于相邻的第一掺质抑制层之间。方法亦包括形成第一源极/漏极结构与第二源极/漏极结构，其中第一源极/漏极结构与第二源极/漏极结构接触第一半导体层；方法亦包括移除第二半导体层以露出第一半导体层的部分与每一第一掺质抑制层的部分。方法亦包括形成栅极介电层以围绕第一半导体层的露出部分与每一第一掺质抑制层的部分。方法亦包括形成栅极层以围绕栅极介电层。
133.在一些实施例中，方法还包括：在形成第一源极/漏极结构与第二源极/漏极结构之前，选择性形成第二掺质抑制层于第一半导体层的一部分上，其中第二掺质抑制层接触第一源极/漏极结构。
134.在一些实施例中，形成层状物堆叠的步骤使每一掺质抑制层位于第一半导体层中。
135.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。