半导体器件及其制造方法与流程

1.本技术的实施例涉及半导体器件及其制造方法。


背景技术：

2.半导体集成电路(ic)工业经历了指数级增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造ic的复杂性。
3.例如，随着ic技术向更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极
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沟道耦接、减小截止状态电流以及减少短沟道效应(sce)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的不止一侧的栅极结构或其部分的器件。全环栅(gaa)晶体管是多栅极器件的实例，这些器件已变成高性能和低泄漏应用的流行和有前途的候选器件。gaa晶体管因其栅极结构而得名，该栅极结构可以在沟道区域周围延伸，从而可以从四个侧上对堆叠的半导体沟道层提供访问。与平面晶体管相比，这种配置提供了更好的沟道控制，并且极大地减少了sce(特别地，通过减少亚阈值泄漏)。gaa晶体管的沟道区域由堆叠的半导体沟道层形成，诸如纳米线、纳米片、其它纳米结构和/或其它可感知的变体。基于器件性能考虑，特别是晶体管的电流驱动能力，来选择堆叠的半导体沟道层的数量。
4.随着半导体工业进一步发展至亚10纳米(nm)技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致了堆叠的器件结构配置，诸如互补场效应晶体管(fet)。在互补fet中，n型fet(nfet)和p型fet(pfet)的半导体沟道层堆叠在彼此的顶部上，并且半导体沟道层的数量在每个nfet和pfet中通常相同。但是，nfet和pfet通常具有不同的电流驱动能力。因此，需要使nfet和pfet中的堆叠的半导体沟道层的数量不同，以从堆叠的晶体管对获得平衡的驱动电流。因此，虽然现有的gaa晶体管制造流程通常足以满足其预期目的，但是它并非在所有方面都令人满意。


技术实现要素：

5.本技术的一些实施例提供了一种半导体器件，包括：第一沟道层的堆叠件；第一源极/漏极(s/d)外延部件和第二源极/漏极外延部件，分别与所述第一沟道层的至少部分的相对侧相邻，其中，所述第一源极/漏极外延部件和所述第二源极/漏极外延部件具有第一导电类型；第二沟道层的堆叠件，堆叠在所述第一沟道层上方；以及第三源极/漏极(s/d)外延部件和第四源极/漏极外延部件，分别与所述第二沟道层的至少部分的相对侧相邻，其中，所述第三源极/漏极外延部件和所述第四源极/漏极外延部件具有第二导电类型，其中，所述第一沟道层的总有源沟道层数量与所述第二沟道层的总有源沟道层数量不同。
6.本技术的另一些实施例提供了一种半导体器件，包括：衬底；第一晶体管，位于所述衬底上方，所述第一晶体管包括第一沟道层和邻接所述第一沟道层的有源构件的第一源
极/漏极(s/d)；以及第二晶体管，位于所述第一晶体管上方，所述第二晶体管包括第二沟道层和邻接所述第二沟道层的有源构件的第二源极/漏极部件，其中，所述第一沟道层的所述有源构件的数量与所述第二沟道层的所述有源构件的数量不同。
7.本技术的又一些实施例提供了一种制造半导体器件的方法，包括：接收包括衬底部分和位于所述衬底部分上方的堆叠件部分的工件，所述堆叠件部分包括由第一牺牲层交错的第一沟道层的第一堆叠件以及由第二牺牲层交错的第二沟道层的第二堆叠件，所述第二堆叠件位于所述第一堆叠件之上；由所述堆叠件部分和所述衬底部分形成鳍状结构，所述鳍状结构包括源极区域和漏极区域；在所述源极区域中形成第一源极部件以及在所述漏极区域中形成第一漏极部件；在所述第一源极部件和所述第一漏极部件上方沉积隔离层，所述隔离层邻接所述第二沟道层中的至少最底部一个；以及在所述源极区域中和所述隔离层上方形成第二源极部件以及在所述漏极区域中和所述隔离层上方形成第二漏极部件。
附图说明
8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
9.图1示出了根据本发明的一个或多个方面的用于形成具有堆叠的gaa晶体管的半导体器件的方法的流程图。
10.图2a、图2b、图2c、图3a、图3b、图3c、图4a、图4b、图4c、图5a、图5b、图5c、图6a、图6b、图6c、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b和图16c示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图。
11.图17示出了根据本发明的一个或多个方面的用于形成具有堆叠的gaa晶体管的半导体器件的方法的流程图。
12.图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、图26c、图27a、图27b、图27c、图28a、图28b、图28c、图29a、图29b、图29c、图30a、图30b、图30c、图31a、图31b、图31c、图32a、图32b、图32c、图33a、图33b和图33c示出了根据本发明的一个或多个方面的在根据图17的方法的制造工艺期间的工件的局部截面图。
13.图34示出了根据本发明的一个或多个方面的用于形成具有背侧电源轨的半导体器件的方法的流程图。
14.图35a、图35b、图35c、图36a、图36b、图36c、图37a、图37b、图37c、图38a、图38b、图38c、图39a、图39b、图39c、图40a、图40b、图40c、图41a、图41b、图41c、图42a、图42b、图42c、图43a、图43b、图43c、图44a、图44b、图44c、图45a、图45b、图45c、图46a、图46b、图46c、图47a、图47b、图47c、图48a、图48b、图48c、图49a、图49b、图49c、图50a、图50b和图50c示出了根据本发明的一个或多个方面的在根据图34的方法的制造工艺期间的工件的局部截面图。
15.图51示出了根据本发明的一个或多个方面的用于形成具有背侧电源轨的半导体器件的方法的流程图。
16.图52a、图52b、图52c、图53a、图53b、图53c、图54a、图54b、图54c、图55a、图55b、图55c、图56a、图56b、图56c、图57a、图57b、图57c、图58a、图58b、图58c、图59a、图59b、图59c、图60a、图60b、图60c、图61a、图61b、图61c、图62a、图62b、图62c、图63a、图63b、图63c、图64a、图64b、图64c、图65a、图65b、图65c、图66a、图66b、图66c、图67a、图67b和图67c示出了根据本发明的一个或多个方面的在根据图51的方法的制造工艺期间的工件的局部截面图。
17.图68示出了根据本发明的一个或多个方面的用于形成具有背侧电源轨的半导体器件的方法的流程图。
18.图69a、图69b、图69c、图70a、图70b、图70c、图71a、图71b、图71c、图72a、图72b、图72c、图73a、图73b、图73c、图74a、图74b、图74c、图75a、图75b、图75c、图76a、图76b、图76c、图77a、图77b、图77c、图78a、图78b、图78c、图79a、图79b、图79c、图80a、图80b、图80c、图81a、图81b、图81c、图82a、图82b、图82c、图83a、图83b、图83c、图84a、图84b和图84c示出了根据本发明的一个或多个方面的在根据图68的方法的制造工艺期间的工件的局部截面图。
19.图85示出了根据本发明的一个或多个方面的用于形成具有背侧电源轨的半导体器件的方法的流程图。
20.图86a、图86b、图86c、图87a、图87b、图87c、图88a、图88b、图88c、图89a、图89b、图89c、图90a、图90b、图90c、图91a、图91b、图91c、图92a、图92b、图92c、图93a、图93b、图93c、图94a、图94b、图94c、图95a、图95b、图95c、图96a、图96b、图96c、图97a、图97b、图97c、图98a、图98b和图98c示出了根据本发明的一个或多个方面的在根据图85的方法的制造工艺期间的工件的局部截面图。
21.图99a至图99b和图100a至图100c示出了根据本发明的各个方面的工件的局部截面图。
22.图101a和图101b示出了根据本发明的一个或多个方面的具有不同配置的两个区域的半导体器件的局部截面图。
23.图102a、图102b、图102c、图102d、图102e、图103a、图103b、图103c和图103d示出了根据本发明的一个或多个方面的源极/漏极外延部件的各个实施例的局部截面图。
具体实施方式
24.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
25.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当利用“约”、“大概”等来描述数值或数值范
围时，根据本领域技术人员鉴于本文公开的具体技术的知识，该术语涵盖在所描述的数值的某些变化(诸如+/
‑
10％或其他变化)内的数值，除非另有说明。例如，术语“约5nm”可以涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
26.本技术总体上涉及半导体结构和制造工艺，并且更具体地涉及具有不同有源沟道层数量的堆叠的晶体管的集成电路(ic)芯片。在各个实施例中，具有不同(或变化)数量的有源沟道层的至少两个全环栅(gaa)晶体管堆叠在彼此的顶部上。不同数量的有源沟道层有助于从顶部上的gaa晶体管和底部处的gaa晶体管获得平衡的驱动电流。根据本发明的各个方面，两个堆叠的gaa晶体管可以具有相同数量的半导体沟道层(或称为沟道层)，但是至少一个或多个是导致不同数量的有源沟道层的浮置沟道层。该对堆叠的gaa晶体管可以是相反的导电类型，诸如一个p型fet(pfet)上方的一个n型fet(nfet)，反之亦然，或者是相同的导电类型，诸如两个堆叠的nfet或两个堆叠的pfet。此外，一个ic芯片可以包括两个区域，一个具有相同数量的有源沟道层的堆叠的gaa晶体管，另一个具有不同数量的有源沟道层的堆叠的gaa晶体管，以符合一个芯片上的不同应用需求。
27.下面结合附图描述本发明的结构和制造方法的细节，附图示出了根据一些实施例的制造堆叠的gaa晶体管的工艺。gaa晶体管是指具有垂直堆叠的水平取向的沟道层的晶体管，诸如纳米线、纳米片、其它纳米结构和/或其它可感知的变体。堆叠的gaa器件由于其高器件密度、更好的栅极控制能力、更低的泄漏电流和完全finfet器件布局兼容性是将cmos带入路线图的下一阶段的有希望的候选器件。堆叠的gaa晶体管是指彼此垂直堆叠的两个或多个gaa晶体管。堆叠的gaa晶体管可以是相同的导电类型(n型或p型)或不同的导电类型(n型和p型)。gaa晶体管的沟道层可以共享相同的栅极结构，例如，共用栅极结构。可选地，每个gaa晶体管可以具有其自己的单独栅极结构。
28.现在将参考附图更详细描述本发明的各个方面。在那方面，图1、图17、图34、图51、图68和图85是示出根据本发明的实施例的由工件形成半导体器件的方法100、300、500、700、900和1100的流程图。方法100、300、500、700、900和1100仅是实例，并不旨在将本发明内容限制为方法100、300、500、700、900和1100中明确示出的内容。可以在方法100、300、500、700、900和1100之前、期间和之后提供额外的步骤，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为了简单起见，本文并未详细描述所有步骤。下面分别结合图2a至图16c、图18a至图33c、图35a至图50c、图52a至图67c、图69a至图84c、图86a至图98c描述方法100、300、500、700、900和1100，这些图是根据方法100、300、500、700、900和1100的实施例处于不同制造阶段的工件的局部截面图。图99a至图100c提供了沿沟道区域的局部截面图，其提供概要并且进一步示出了根据本发明的各个方面的可选实施例。为了更好地说明本发明的各个方面，以大写字母a结尾的图的每个示出了沿沟道区域(即，沿沟道层的纵向切割)的局部截面图，以大写字母b结尾的图的每个示出了源极区域(即，在垂直于沟道层的纵向的源极区域中切割)的局部截面图，并且以大写字母c结尾的图的每个示出了漏极区域(即，在垂直于沟道层的纵向的漏极区域中切割)的局部截面图。
29.参考图1和图2a至图2c，方法100包括框102，其中提供工件200。应该指出，因为工件200将制造成半导体器件，所以工件200也可以根据上下文需要称为半导体器件(或器件)200。工件200可以包括衬底部分202和设置在衬底部分202之上的堆叠件部分204。衬底部分202也可以称为衬底202。虽然图中未明确示出，但是衬底202可以包括用于制造不同导电类
型的晶体管的n型阱区域和p型阱区域。在一个实施例中，衬底202可以是硅(si)衬底。在一些其它实施例中，衬底202可以包括其它半导体，诸如锗(ge)、硅锗(sige)或iii
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v族半导体材料。示例性iii
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v族半导体材料可以包括砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、氮化镓(gan)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化铟镓(ingaas)。衬底202也可以包括绝缘层，诸如氧化硅层，以具有绝缘体上硅(soi)结构。当存在时，n型阱和p型阱的每个形成在衬底202中并且包括掺杂分布。n型阱可以包括n型掺杂剂的掺杂分布，诸如磷(p)或砷(as)。p型阱可以包括p型掺杂剂的掺杂分布，诸如硼(b)。n型阱和p型阱中的掺杂可以使用离子注入或热扩散形成并且可以认为是衬底202的部分。为了避免疑问，x方向、y方向和z方向彼此垂直。
30.如图2a至图2c所示，堆叠件部分204包括由多个牺牲层206交错的多个沟道层208。沟道层208和牺牲层206可以具有不同的半导体成分。在一些实施方式中，沟道层208由硅(si)形成并且牺牲层206由硅锗(sige)形成。在这些实施方式中，牺牲层206中的额外锗含量允许选择性去除或使牺牲层206凹进而不会对沟道层208造成实质性损坏。在一些实施例中，牺牲层206和沟道层208是外延层并且可以使用外延工艺来沉积。合适的外延工艺包括汽相外延(vpe)、超高真空化学汽相沉积(uhv
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cvd)、分子束外延(mbe)和/或其它合适的工艺。牺牲层206和沟道层208一个接一个地交替沉积，以形成堆叠件部分204。如下面更详细解释，堆叠件部分204的底部中的沟道层208将提供底部gaa晶体管的沟道构件，并且堆叠件部分204的顶部中的沟道层208将提供顶部gaa晶体管的沟道构件。术语“沟道构件”在本文中用于指代晶体管中具有纳米级或甚至微米级尺寸并且具有细长形状的沟道的任何材料部分，不管该部分的截面形状如何。因此，该术语指代圆形和基本圆形截面的细长材料部分，以及包括例如圆柱形或基本矩形截面的束或条形材料部分。因此，堆叠件部分204的底部中的沟道层208和相应交错的牺牲层206共同限定第一堆叠件204a，并且堆叠件部分204的顶部中的沟道层208和相应交错的牺牲层206共同限定第二堆叠件204b。夹在第一堆叠件204a和第二堆叠件204b之间的一个牺牲层206具体表示为中间牺牲层206m。换句话说，第一堆叠件204a包括位于中间牺牲层206m下方的沟道层208和牺牲层206，并且第二堆叠件204b包括位于中间牺牲层206m之上的沟道层208和牺牲层206。
31.应该指出，第一堆叠件204a中的三(3)层沟道层208和第二堆叠件204b中的相同数量的沟道层208在图2a至图2c中示出，这仅用于说明目的，并不旨在限制超出权利要求中具体陈述的内容。可以理解，任何数量的沟道层208可以独立地形成在第一堆叠件204a和第二堆叠件204b中。层的数量取决于器件200期望的沟道构件的数量。在一些实施例中，每个堆叠件中的沟道层208的数量在2和10之间。
32.在一些实施例中，每个牺牲层206具有范围从约2纳米(nm)至约6nm的厚度。牺牲层206在厚度上可以基本均匀。然而在所示实施例中，中间外延层206m比其它外延层206厚(例如，厚度的两倍或三倍)。在一些实施例中，每个沟道层208具有范围从约6nm至约12nm的厚度。在一些实施例中，堆叠件的沟道层208在厚度上基本均匀。基于器件性能考虑来选择每个牺牲层206和沟道层208的厚度。
33.参考图1和图3a至图3c，方法100包括框104，其中由堆叠件部分204形成鳍状结构209。在一些实施例中，图案化堆叠件部分204和衬底202的顶部以形成鳍状结构209。为了图案化目的，可以在堆叠件部分204上方沉积硬掩模层。硬掩模层可以是单层或多层。在一个
实例中，硬掩模层包括氧化硅层和氧化硅层上方的氮化硅层。如图3a至图3c中所示，鳍状结构209从衬底202沿z方向垂直延伸并且沿x方向纵向延伸。鳍状结构209包括由衬底202形成的基底部分209b和由沟道层208和交错的牺牲层206的堆叠件形成的堆叠件部分209s。鳍状结构209可以使用包括双重图案化或多重图案化工艺的合适的工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，并且然后可以使用剩余的间隔件或心轴通过蚀刻堆叠件部分204和衬底202以图案化鳍状结构209。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适的工艺。在图3a至图3c中所示的一些实施方式中，在形成鳍状结构209之后，可以在工件200上方共形沉积第一衬垫210。第一衬垫210可以包括氮化硅并且可以使用化学汽相沉积(cvd)或原子层沉积(ald)来沉积。
34.仍然参考图1和图3a至图3c，方法100包括框106，其中形成掩埋电源轨(或称为底部电源轨)211。在一些实施例中，在回蚀第一衬垫210之前，使用金属有机cvd或pvd在工件200上方沉积用于掩埋电源轨211的金属层。沉积的金属层凹进以形成掩埋电源轨211。用于掩埋电源轨211的金属层可以包括钨(w)、钌(ru)、铜(cu)、铝(al)、银(ag)、钼(mo)、铼(re)、铱(ir)、钴(co)或镍(ni)。在所描绘的实施例中，掩埋电源轨211的每个包括在约40nm和80nm之间的宽度w以及在约30nm和约50nm之间的高度h。如图3a至图3c中所示，掩埋电源轨211包括第一掩埋电源轨211
‑
1和第二掩埋电源轨211
‑
2。
35.参考图1和图4a至图4c，方法100包括框108，其中形成隔离部件214。在一些实施例中，为了保护掩埋电源轨211免于氧化，在掩埋电源轨211上方沉积第二衬垫213。第二衬垫213在成分和形成方面可以类似于第一衬垫210。如图4a至图4c中所示，掩埋电源轨211由第一衬垫210和第二衬垫213夹在中间。然后隔离部件214形成在第二衬垫213上方。隔离部件214也可以称为浅沟槽隔离(sti)部件214。在示例性工艺中，使用cvd、次大气压cvd(sacvd)、可流动cvd、原子层沉积(ald)、物理汽相沉积(pvd)、旋涂和/或其它合适的工艺在第一衬垫210上方沉积用于隔离部件214的介电材料。然后平坦化并且凹进沉积的介电材料直至鳍状结构209在隔离部件214之上上升。也就是说，在隔离部件214的凹进之后，鳍状结构209的基底部分209b由隔离部件214围绕。用于隔离部件214的介电材料可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质、它们的组合和/或其它合适的材料。在形成隔离部件214之后，第一衬垫210和第二衬垫213选择性凹进直至鳍状结构209的堆叠件部分204暴露。
36.参考图1和图5a至图5c，方法100包括框110，其中在堆叠件部分204上方形成伪栅极堆叠件222。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件222用作功能栅极结构的占位符。其它工艺和配置也是可能的。为了形成伪栅极堆叠件222，在工件200上方沉积伪介电层216、伪栅电极层218和栅极顶部硬掩模层220。这些层的沉积可以包括使用低压cvd(lpcvd)、cvd、等离子体增强cvd(pecvd)、pvd、ald、热氧化、电子束蒸发或其它合适的沉积技术或它们的组合。伪介电层216可以包括氧化硅，伪栅电极层218可以包括多晶硅，并且栅极顶部硬掩模层220可以是包括氧化硅和氮化硅的多层。使用光刻和蚀刻工艺，图案化栅极顶部硬掩模层220。光刻工艺可以包括光刻胶涂覆(例如，旋涂)、软烘
烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。蚀刻工艺可以包括干蚀刻(例如，rie蚀刻)、湿蚀刻和/或其它蚀刻方法。此后，使用图案化的栅极顶部硬掩模层220作为蚀刻掩模，然后蚀刻伪介电层216和伪栅电极层218以形成伪栅极堆叠件222。伪栅极堆叠件222沿y方向纵向延伸以包裹在鳍状结构209上方并且落在隔离部件214上。鳍状结构209的位于伪栅极堆叠件222下面的部分是沟道区域。沟道区域和伪栅极堆叠件222也限定不与伪栅极堆叠件222垂直重叠的源极/漏极区域。沟道区域沿x方向设置在两个源极/漏极区域之间。
37.参考图1和图6a至图6c，方法100包括框112，其中鳍状结构209的源极/漏极部分凹进以形成源极/漏极凹槽224。框112中的操作可以包括在鳍状结构209的源极/漏极部分凹进之前在伪栅极堆叠件222的侧壁上方形成栅极间隔件层223。在一些实施例中，栅极间隔件层223的形成包括在工件200上方沉积一个或多个介电层。在示例性工艺中，一个或多个介电层使用cvd、sacvd或ald来沉积。一个或多个介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅和/或它们的组合。在示例性工艺中，在沉积栅极间隔件层223之后，在选择性使鳍状结构209的源极/漏极区域凹进的蚀刻工艺中蚀刻工件200。源极/漏极区域的选择性凹进在相邻伪栅极堆叠件222之间产生源极/漏极沟槽224。框112中的蚀刻工艺可以是干蚀刻工艺或合适的蚀刻工艺。示例性干蚀刻工艺可以实施含氧气体、氢、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。如图6a中所示，牺牲层206和沟道层208的位于沟道区域中的侧壁在源极/漏极沟槽224中暴露。
38.参考图1和图7a至图7c，方法100包括框114，其中形成内部间隔件部件226。在框114中，在源极/漏极沟槽224中暴露的牺牲层206(包括中间牺牲层206m)选择性和部分凹进以形成内部间隔件凹槽，而基本未蚀刻暴露的沟道层208。在沟道层208基本上由硅(si)组成并且牺牲层206基本上由硅锗(sige)组成的实施例中，牺牲层206的选择性和部分凹进可以包括sige氧化工艺以及随后的sige氧化物去除。在该实施例中，sige氧化工艺可以包括使用臭氧(o3)。在一些其它实施例中，选择性凹进可以是选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，并且牺牲层206凹进的程度由蚀刻工艺的持续时间控制。选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。选择性湿蚀刻工艺可以包括氢氟化物(hf)或nh4oh蚀刻剂。在形成内部间隔件凹槽之后，在工件200上方(包括在内部间隔件凹槽中)沉积内部间隔件材料层。内部间隔件材料层可以包括氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、金属氮化物或合适的介电材料。然后回蚀沉积的内部间隔件材料层以去除栅极间隔件层和沟道层208的侧壁上方的过量内部间隔件材料层，从而形成如图7a中所示的内部间隔件部件226。在一些实施例中，框114中的回蚀工艺可以是干蚀刻工艺，其包括使用含氧气体、氢、氮、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体(例如，cf3i)、其它合适的气体和/或等离子体和/或它们的组合。
39.参考图1和图8a至图8c，方法100包括框118，其中在源极/漏极沟槽224中沉积牺牲介电层215。牺牲介电层215可以包括氧化硅、碳氧化硅或允许选择性蚀刻牺牲介电层215同时保持内部间隔件部件226基本完整的介电材料。牺牲介电层215可以使用cvd来沉积。然后
回蚀牺牲介电层215以暴露第二堆叠件204b，而第一堆叠件204a的侧壁保持被覆盖。也就是说，在回蚀牺牲介电层215之后，第二堆叠件204b的沟道层208的侧壁和交错在其中的相应内部间隔件部件在源极/漏极沟槽224中暴露。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或合适的蚀刻工艺。牺牲介电层215凹进的程度由蚀刻工艺的持续时间控制。框118中的操作也包括在工件200上方共形沉积第三衬垫225。第一堆叠件204b的侧壁由第三衬垫225覆盖。第三衬垫225可以包括氮化硅、碳氮化硅或提供与牺牲介电层215的蚀刻对比的其它合适的介电材料。第三衬垫225可以使用cvd、ald或其它合适的沉积工艺来沉积。
40.参考图1和图9a至图9c，方法100包括框120，其中去除第三衬垫225的横向部分。通过使用各向异性蚀刻，诸如rie或其它合适的干蚀刻工艺，第三衬垫225的垂直部分保持覆盖第二堆叠件204b的侧壁，而从源极/漏极沟槽224去除第三衬垫225的横向部分，暴露牺牲介电层215。框120中的操作也包括在选择性蚀刻工艺中去除牺牲介电层215以释放第一堆叠件204a。在牺牲介电层215由氧化物形成并且内部间隔件部件226和第三衬垫225由氮化物形成的实例中，可以使用稀氢氟酸(dhf)或缓冲氢氟酸(bhf)选择性去除牺牲介电层215。这里，bhf包括氢氟酸和氟化铵。在框120中的操作结束时，第一堆叠件204a的沟道层208的侧壁在源极/漏极沟槽224中暴露，而第二堆叠件204b的沟道层208的侧壁和中间牺牲层206m的顶部保持由第三衬垫225覆盖。
41.参考图1和图10a至图10c，方法100包括框122，其中在源极/漏极沟槽224中形成第一源极部件228s和第一漏极部件228d。在一些实施例中，第一源极部件228s和第一漏极部件228d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用气态和/或液态前体，其与衬底202以及沟道层208的成分相互作用。第一堆叠件204a的沟道层208的暴露侧壁在功能上用作半导体晶种层。因此，第一源极部件228s和第一漏极部件228d的外延生长可以从衬底202的顶面和第一堆叠件204a的沟道层208的暴露的侧壁发生。如图10a中所示，因此，第一源极部件228s和第一漏极部件228d与第一堆叠件204a的沟道层208或释放的沟道物理接触(或邻接)。因为第二堆叠件204b中的沟道层208由第三衬垫225覆盖，所以外延生长不会从它们的侧壁发生。外延生长的持续时间控制为使得第一源极部件228s和第一漏极部件228d不向上延伸超过中间牺牲层206m。取决于要形成的底部gaa晶体管的导电类型，第一源极部件228s和第一漏极部件228d可以是n型源极/漏极部件或p型源极/漏极部件。示例性n型源极/漏极部件可以包括si、gaas、gaasp、sip或其它合适的材料，并且可以在外延工艺期间通过引入诸如磷(p)、砷(as)的n型掺杂剂原位掺杂，或者使用注入工艺(即，结注入工艺)异位掺杂。示例性p型源极/漏极部件可以包括si、ge、algaas、sige、硼掺杂的sige或其它合适的材料，并且可以在外延工艺期间通过引入诸如硼(b)的p型掺杂剂原位掺杂，或者使用注入工艺(即，结注入工艺)异位掺杂。
42.参考图1和图11a至图11c，方法100包括框126，其中在第一源极部件228s和第一漏极部件228d上沉积第一接触蚀刻停止层(cesl)230和第一层间介电(ild)层232。框126中的操作包括在蚀刻工艺中去除第三衬垫225以释放第二堆叠件204b。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适的工艺。第一cesl 230可以包括氮化硅、氮氧化硅和/或本领域已知的其它材料，并且可以通过ald、等离子体增强化学汽相沉积(pecvd)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，第一cesl 230首先共形沉积在工件200上，并且第一ild层232通过pecvd工艺或其它合适的沉积技术沉积在
第一cesl 230上方。随后，在选择性蚀刻工艺中回蚀第一cesl 230和第一ild层232。第一cesl 230和第一ild层232在第二堆叠件204b的最底部沟道层208下方凹进。在框126中的操作结束时，第一cesl 230共形沉积在第一源极部件228s、第一漏极部件228d的表面上，并且部分沉积在中间牺牲层206m的侧壁上。第一ild层232可以包括诸如正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)和/或其它合适的介电材料。在一些实施例中，在形成第一ild层232之后，可以退火工件200以改善第一ild层232的完整性。
43.参考图1和图12a至图12c，方法100包括框128，其中形成互连部件，诸如第一漏极接触件234、第一源极接触件236、第一源极接触通孔238。以源极区域中的互连部件来说明示例性工艺，光刻工艺用于形成暴露第一源极部件228s的接触开口。额外的光刻工艺可以用于形成用于第一源极接触通孔238的通孔开口，并且通孔开口至少延伸穿过cesl 230和隔离部件214并且暴露第一掩埋电源轨211
‑
1。为了减小接触电阻，可以通过在第一源极部件228s上方沉积金属层以及实施退火工艺以在金属层和第一源极部件228s之间引起硅化来在第一源极部件228s上形成硅化物层240。合适的金属层可以包括钛(ti)、钽(ta)、镍(ni)、钴(co)或钨(w)。硅化物层240可以包括硅化钛(tisi)、氮化硅钛(tisin)、硅化钽(tasi)、硅化钨(wsi)、硅化钴(cosi)或硅化镍(nisi)。在形成硅化物层240之后，可以在接触开口和接触通孔开口中沉积金属填充层。金属填充层可以包括氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)或氮化钽(tan)。类似于第一源极接触件236，首先制成接触开口以暴露第一漏极部件228d，在第一漏极部件228d上形成硅化物层240，并且沉积金属填充层以填充接触开口的其余部分以形成第一漏极接触件234。随后可以进行接触回蚀工艺以去除过量的材料，以使顶面凹进至第二堆叠件204b的最底部沟道层208下方的第一漏极接触件234和第一源极接触件236。应该指出，源极和漏极可以在各个其它实施例中互换使用，诸如在一个实施例中，互连部件将第一漏极部件228d电耦接至第一掩埋电源轨211
‑
1。
44.仍然参考图1和图12a至图12c，方法100包括框130，其中在第一ild层232上方沉积覆盖形成在框128中的较早操作中的互连部件的介电隔离层242。介电隔离层242可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过利用介电隔离材料填充源极/漏极沟槽224(例如，通过使用cvd工艺或旋涂玻璃工艺)以及在选择性蚀刻工艺中回蚀介电隔离材料来形成。如图12a中所示，介电隔离层242至少覆盖第二堆叠件204b的最底部沟道层208的相对侧壁。在一些实施例中，介电隔离层242邻接第二堆叠件204b中的多于一个底部沟道层208。
45.参考图1和图13a至图13c，方法100包括框132，其中在源极/漏极沟槽224中形成第二源极部件248s和第二漏极部件248d。类似于第一源极部件228s和第一漏极部件228d，第二源极部件248s和第二漏极部件248d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用与沟道层208相互作用的气态和/或液态前体。第二堆叠件204b的沟道层208的暴露的侧壁在功能上用作半导体晶种层。因此，第二源极部件248s和第二漏极部件248d的外延生长可以从第二堆叠件204b的沟道层208的暴露的侧壁发生，而不是从与介电隔离层242邻接的侧壁发生。如图13a中所示，因此，第二源极部件248s和第二漏极部件248d与第二堆叠件204b的上沟道层208物理接触(或邻接)，形成有源沟道
层。术语“有源沟道层”是指在两端上与源极/漏极部件邻接从而使得载流子可以穿过的沟道层。因为第二堆叠件204b中的最底部沟道层208由介电隔离层242覆盖，所以外延生长不会从它们的侧壁发生。通过介电隔离层242与第二源极部件248s和第二漏极部件248d隔离，第二堆叠件204b的最底部沟道层208变成“浮置”(或非有源)沟道层。术语“浮置沟道层”是指在一端或两端上与接触源极/漏极部件绝缘从而使得载流子不能穿过的沟道层。取决于要形成的顶部gaa晶体管的导电类型，第二源极部件248s和第二漏极部件248d可以是n型源极/漏极部件或p型源极/漏极部件。示例性n型源极/漏极部件可以包括si、gaas、gaasp、sip或其它合适的材料，并且可以在外延工艺期间通过引入诸如磷(p)、砷(as)的n型掺杂剂原位掺杂，或者使用注入工艺(即，结注入工艺)异位掺杂。示例性p型源极/漏极部件可以包括si、ge、algaas、sige、硼掺杂的sige或其它合适的材料，并且可以在外延工艺期间通过引入诸如硼(b)的p型掺杂剂原位掺杂，或者使用注入工艺(即，结注入工艺)异位掺杂。在一些实施例中，要形成的顶部gaa晶体管和底部gaa晶体管是相反类型的，诸如在pfet上方的nfet，或者反之亦然。因此，在一些实施例中，第二源极/漏极部件和第一源极/漏极部件具有相反的导电类型。在一些其它实施例中，要形成的顶部gaa晶体管和底部gaa晶体管是相同类型的，诸如nfet上方的nfet，或者pfet上方的pfet。因此，在一些其它实施例中，第二源极/漏极部件和第一源极/漏极部件具有相同的导电类型。
46.应该指出，分别直接堆叠在第一源极部件228s和第一漏极部件228d之上，第二源极部件248s和第二漏极部件248d在高度上较小并且在体积上较小，由于用于外延源极/漏极部件生长的第二堆叠件的有源沟道层的较小总数量。而且，虽然图13a至图13c中的第一源极/漏极部件和第二源极/漏极部件示出为具有y
‑
z平面(在图102a中再现)中的结晶小平面(例如，六边形形状)，但是其它形状也是可能的，诸如条状形状，诸如图102b中所示。此外，虽然图13a至图13c中的第一源极/漏极部件和第二源极/漏极部件示出为填满x
‑
z平面中的源极/漏极沟槽224(在图102c中再现)，但是因为同一源极/漏极沟槽224中的源极/漏极部件从有源沟道层的相对侧壁生长，所以源极/漏极部件可以不横向合并，诸如图102d中所示，其对应于具有结晶小平面的源极/漏极部件，以及如图102e中所示，其对应于具有条状形状的源极/漏极部件。此外，因为第一源极/漏极部件和第二源极/漏极部件从有源沟道层的侧壁外延生长，所以当相邻的源极/漏极部件合并时可能会捕获气隙，诸如图103a至图103b中所示。在图103a中，与内部间隔件部件226相邻并且在介电隔离层242和合并的源极/漏极部件之间捕获气隙249。在图103b中，在介电隔离层242和合并的源极/漏极部件之间捕获气隙249。图103c至图103d示出了y
‑
z平面中的局部截面图，其中分别在介电隔离层242和具有结晶小平面或条状形状的合并的源极/漏极部件之间捕获气隙249。为了避免疑义，第一源极/漏极部件228s/d和第二源极/漏极部件248s/d可以具有图102a至图103d中所示的各个源极/漏极部件轮廓。
47.参考图1和图14a至图14c，方法100包括框136，其中在第二源极部件248s和第二漏极部件248d上沉积第二cesl 250和第二层间介电(ild)层252。第二cesl 250可以包括氮化硅、氮氧化硅和/或本领域已知的其它材料，并且可以通过ald、等离子体增强化学汽相沉积(pecvd)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，第二cesl250首先共形沉积在工件200上，并且第二ild层252通过pecvd工艺或其它合适的沉积技术沉积在第二cesl 250上方。第二ild层252可以包括诸如正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐
玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)和/或其它合适的介电材料。在一些实施例中，在形成第二ild层252之后，可以退火工件200以改善第二ild层252的完整性。在框136中的操作结束时，第二cesl 250共形沉积在第二源极部件248s、第二漏极部件248d的表面上以及栅极间隔件层223的侧壁上。为了去除过量的材料并且为了暴露伪栅极堆叠件222的顶面，可以实施平坦化工艺，诸如化学机械抛光(cmp)工艺。在一些实施例中，在cmp工艺中去除栅极顶部硬掩模层220并且暴露伪栅电极层218。
48.参考图1和图15a至图15c，随着伪栅极堆叠件222的暴露，方法100进入框138，其中去除伪栅极堆叠件222并且由栅极结构254替换。伪栅极堆叠件222的去除可以包括对伪栅极堆叠件222中的材料具有选择性的一种或多种蚀刻工艺。例如，可以使用选择性湿蚀刻、选择性干蚀刻或它们的组合来实施伪栅极堆叠件222的去除。去除伪栅极堆叠件222后，设置在源极区域和漏极区域之间的沟道区域中的第一堆叠件204a和第二堆叠件204b的沟道层208和牺牲层206的侧壁暴露。此后，选择性去除沟道区域中的牺牲层206以释放沟道层208作为沟道构件。这里，因为沟道构件的尺寸是纳米级，所以沟道构件也可以被称为纳米结构。牺牲层206的选择性去除可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实现。在一些实施例中，选择性湿蚀刻包括apm蚀刻(例如，氢氧化氨
‑
过氧化氢
‑
水混合物)。在一些实施例中，选择性去除包括sige氧化以及随后的硅锗氧化物去除。例如，可以通过臭氧清洁提供氧化，并且然后通过诸如nh4oh的蚀刻剂去除硅锗氧化物。
49.随着沟道构件被释放，沉积栅极结构254以包裹沟道区域中的第一204a和第二堆叠件204b的沟道层(包括有源或浮置沟道层)的每个，从而形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上的顶部gaa晶体管260b。因为栅极结构254接合顶部gaa晶体管和底部gaa晶体管中的沟道层，所以栅极结构254也称为共用栅极结构254。共用栅极结构254包括共用栅极介电层256和栅极介电层256上方的共用栅电极层258。共用栅极介电层256包括界面层(未明确示出)和位于沟道构件周围并且与沟道构件接触的高k介电层。在一些实施例中，界面层包括氧化硅并且可以在预清洁工艺中形成。示例性预清洁工艺可以包括使用rca sc
‑
1(氨、过氧化氢和水)和/或rca sc
‑
2(盐酸、过氧化氢和水)。然后使用ald、cvd和/或其它合适的方法在界面层上方沉积高k介电层。高k介电层由高k介电材料形成。如本文所使用和描述，高k介电材料包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。高k介电层可以包括氧化铪。可选地，高k介电层可以包括其它高k电介质，诸如氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o5)、氧化铪硅(hfsio4)、氧化锆(zro2)、氧化锆硅(zrsio2)、氧化镧(la2o3)、氧化铝(al2o3)、氧化锆(zro)、氧化钇(y2o3)、srtio3(sto)、batio3(bto)、bazro、氧化铪镧(hflao)、氧化镧硅(lasio)、氧化铝硅(alsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、(ba、sr)tio3(bst)、氮化硅(sin)、氮氧化硅(sion)、它们的组合或其它合适的材料。
50.然后使用ald、pvd、cvd、电子束蒸发或其它合适的方法在共用栅极介电层408上方沉积共用栅电极层258。共用栅电极层258可以包括单层结构或者可选地包括多层结构，诸如具有所选功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，共用栅电极层258可以包括氮化钛(tin)、钛铝(tial)、氮化铝钛(tialn)、氮化钽(tan)、钽铝(taal)、氮化钽铝(taaln)、碳化钽铝
(taalc)、碳氮化钽(tacn)、铝(al)、钨(w)、镍(ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、碳化钽(tac)、氮化硅钽(tasin)、铜(cu)、其它难熔金属或其它合适的金属材料或它们的组合。此外，在半导体器件200包括n型晶体管和p型晶体管的情况下，可以为n型晶体管和p型晶体管分别形成不同的共用栅电极层，其可以包括不同的金属层(例如，用于提供不同的n型和p型功函金属层)。
51.框138中的操作也可以包括在共用栅极结构254上方形成自对准覆盖(sac)层253。在一些实施例中，sac层253包括la2o3、al2o3、siocn、sioc、sicn、sio2、sic、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、si3n4、y2o3、alon、tacn、zrsi或其它合适的材料。sac层253保护共用栅极结构254免于用于蚀刻s/d接触孔的蚀刻和cmp工艺。sac层253可以通过使栅极结构凹进、在凹进的栅极结构上方沉积一种或多种介电材料以及对一种或多种介电材料实施cmp工艺来形成。
52.参考图1和图16a至图16c，方法100包括框140，其中形成互连部件，诸如第二源极接触件262、第二漏极接触件264、第二源极接触通孔266、第二漏极接触通孔268和第一漏极接触通孔270。第二漏极接触件264形成在第二漏极部件248d上方并且与第二漏极部件248d接触。类似于在框128中形成第一漏极接触件234，首先制成接触开口以暴露第二漏极部件248d，在第二漏极部件248d上形成硅化物层269，并且沉积金属填充层以填充接触开口的其余部分。额外的光刻工艺可以用于形成用于第二源极接触通孔266的通孔开口，并且通孔开口至少延伸穿过第二cesl 250、介电隔离层242、第一ild层232、第一cesl 230和隔离部件214并且暴露第二掩埋电源轨211
‑
2。金属填充层可以包括氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)或氮化钽(tan)。在一些实施例中，接触通孔的每个可以包括位于金属填充层和相邻介电材料之间的衬垫以改善电完整性。这种衬垫可以包括钛(ti)、钽(ta)、氮化钛(tin)、氮化钴(con)、氮化镍(nin)或氮化钽(tan)。第二源极接触通孔266用于耦接第二源极接触件262和第二掩埋电源轨211
‑
2。
53.框140中的操作也包括在第二ild层252之上形成顶部互连层272。顶部互连层272包括介电层和介电层中的第二电源轨。第二电源轨包括导线(未明确示出)和将下面的接触件耦接至第二电源轨中的导线的通孔部件，诸如第二漏极接触通孔268和第一漏极接触通孔270。光刻工艺可以用于形成用于第一漏极接触通孔270的通孔开口，其至少延伸穿过介电隔离层242、第二cesl 250、第二ild层252，并且沉积金属填充层以填充通孔开口。以类似的方式，第二漏极接触通孔268形成在第二漏极接触件264上方并且将第二漏极接触件264耦接至顶部互连层272中的第二电源轨。因为第二漏极接触通孔268和第一漏极接触通孔270的形成需要形成延伸至顶部互连层272中的通孔开口，所以这些通孔开口可能不会与用于第一源极接触部件和第二源极接触部件的通孔开口同时形成。在一些其它实施例中，用于第一漏极接触部件和第二漏极接触部件的通孔开口是分开形成的并且在若干蚀刻阶段中被蚀刻。
54.现在参考图16a至图16c。在方法100中的操作结束时，形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b。底部gaa晶体管260a包括夹在第一源极部件228s和第一漏极部件228d之间的沟道层(或者称为沟道构件)。顶部gaa晶体管260b包括与底部gaa晶体管260a相同数量的沟道层。一个区别在于，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极部件248s和第二漏极部件248d之间并且用作载流子流
过的有源沟道层。至少最底部沟道层与介电隔离层242邻接并且变成“浮置”(非有源)沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少一个的有源沟道层。在各个实施例中，顶部gaa晶体管260b的两个或更多个底部沟道层可以与介电隔离层242邻接，并因此顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的两个或更多个有源沟道层。较少数量的有源沟道层削弱了顶部gaa晶体管260b的电流驱动能力，但是这可以平衡堆叠的gaa晶体管对中的电流输出。例如，当顶部gaa晶体管是nfet并且底部gaa晶体管是pfet时，由于更高的载流子迁移率，nfet通常会提供更强的电流驱动能力。通过减少nfet的总有源沟道层数量，可以实现来自nfet和pfet对的平衡电流输出。
55.共用栅极结构254包裹顶部gaa晶体管260a和底部gaa晶体管260b的每个沟道层，而介电隔离层242介于第一源极228s与第二源极248s之间，并且也介于第一漏极228d和第二漏极248d之间。第一源极部件228s通过第一源极接触件236和第一源极接触通孔238耦接至底部电源轨。第二源极部件248s通过第二源极接触件262和第二源极接触通孔266耦接至底部电源轨。第一源极接触通孔238和第二源极接触通孔266设置在第一接触件228s的两侧上。第一漏极部件228d通过第一漏极接触件234和第一漏极接触通孔270耦接至顶部电源轨。第二漏极部件248d通过第二漏极接触件264和第二漏极接触通孔268耦接至顶部电源轨。顶部电源轨设置在顶部互连层272中。
56.现在注意力转至方法300。图17示出了根据本发明的各个方面的方法300的流程图。贯穿本发明，相同的参考标号在组成和形成方面表示相同的部件。如果已经结合方法100描述了类似的细节，则可以简化或省略方法300中的操作的一些细节。
57.参考图17和图18a至图18c，方法300包括框302，其中提供工件200。工件200包括衬底部分(也称为衬底)202和衬底202上方的堆叠件部分204。堆叠件部分204包括第一堆叠件204a和第一堆叠件204a上方的第二堆叠件204b。因为以上已经描述了衬底202和堆叠件部分204，所以这里省略它们的详细描述。
58.参考图17和图19a至图19c，方法300包括框304，其中由堆叠件部分204形成鳍状结构209。因为框304中的操作类似于框104中的那些，所以为了简洁起见省略它们的详细描述。
59.仍然参考图17和图19a至图19c，方法300包括框306，其中形成掩埋电源轨211。因为框306中的操作类似于框106中的那些，所以为了简洁起见省略它们的详细描述。
60.参考图17和图20a至图20c，方法300包括框308，其中形成隔离部件214。因为框308中的操作类似于框108中的那些，所以为了简洁起见省略它们的详细描述。
61.参考图17和图21a至图21c，方法300包括框310，其中在堆叠件部分204上方形成伪栅极堆叠件222。因为框310中的操作类似于框110中的那些，所以为了简洁起见省略它们的详细描述。
62.参考图17和图22a至图22c，方法300包括框312，其中鳍状结构209的源极/漏极部分凹进以形成源极/漏极凹槽224。因为框312的操作类似于框112中的那些，所以为了简洁起见省略它们的详细描述。
63.参考图17和图23a至图23c，方法300包括框314，其中形成内部间隔件部件226。因为框314中的操作类似于框114中的那些，所以为了简洁起见省略它们的详细描述。
64.参考图17和图24a至图24c，方法300包括框316，其中在源极/漏极凹槽224中沉积
第一介电隔离层241。第一介电隔离层241可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过利用介电隔离材料填充源极/漏极沟槽224(例如，通过使用cvd工艺或旋涂玻璃工艺)以及在选择性蚀刻工艺中回蚀介电隔离材料来形成。如图24a中所示，第一介电隔离层241至少覆盖第一堆叠件204a的最底部沟道层208的相对侧壁。在一些实施例中，第一介电隔离层241邻接第一堆叠件204a中的多于一个底部沟道层208。
65.参考图17和图25a至图25c，方法300包括框318，其中在源极/漏极沟槽224中沉积覆盖第一介电隔离层241的牺牲介电层215。牺牲介电层215可以包括氧化硅、碳氧化硅或允许选择性蚀刻牺牲介电层215同时保持内部间隔件部件226基本完整的介电材料。可以使用cvd来沉积牺牲介电层215。然后回蚀牺牲介电层215以暴露第二堆叠件204b，而第一堆叠件204a的侧壁保持被覆盖。也就是说，在回蚀牺牲介电层215之后，第二堆叠件204b的沟道层208的侧壁和交错在其中的相应内部间隔件部件在源极/漏极沟槽224中暴露。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或合适的蚀刻工艺。牺牲介电层215凹进的程度由蚀刻工艺的持续时间控制。框318中的操作也包括在工件200上方共形沉积第三衬垫225。第一堆叠件204b的侧壁由第三衬垫225覆盖。第三衬垫225可以包括氮化硅、碳氮化硅或提供与牺牲介电层215的蚀刻对比的其它合适的介电材料。第三衬垫225可以使用cvd、ald或其它合适的沉积工艺来沉积。
66.参考图17和图26a至图26c，方法300包括框320，其中去除第三衬垫225的横向部分。通过使用各向异性蚀刻，诸如rie或其它合适的干蚀刻工艺，第三衬垫225的垂直部分保持覆盖第二堆叠件204b的侧壁，而第三衬垫225的横向部分从源极/漏极沟槽224去除，暴露牺牲介电层215。框320中的操作也包括在选择性蚀刻工艺中去除牺牲介电层215以释放第一堆叠件204a的上部，而最底部沟道层208保持由第一介电隔离层241覆盖。在牺牲介电层215由氧化物形成并且内部间隔件部件226、第三衬垫225和第一介电隔离层241由氮化物形成的实例中，可以使用稀氢氟酸(dhf)或缓冲氢氟酸(bhf)选择性去除牺牲介电层215。这里，bhf包括氢氟酸和氟化铵。在框320中的操作结束时，第一堆叠件204a的上沟道层208的侧壁在源极/漏极沟槽224中暴露，而第二堆叠件204b的沟道层208的侧壁和中间牺牲层206m的顶部保持由第三衬垫225覆盖。
67.参考图17和图27a至图27c，方法300包括框322，其中在源极/漏极沟槽224中形成第一源极部件228s和第一漏极部件228d。第一源极部件228s和第一漏极部件228d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用与沟道层208相互作用的气态和/或液态前体。第一堆叠件204a的沟道层208的暴露的侧壁在功能上用作半导体晶种层。因此，第一源极部件228s和第一漏极部件228d的外延生长可以从第一堆叠件204a的沟道层208的暴露的侧壁发生，而不是从与第一介电隔离层241邻接的侧壁(例如，图示中的最底部侧壁)发生。如图27a中所示，因此，第一源极部件228s和第一漏极部件228d与第一堆叠件204a的上沟道层208物理接触(或邻接)，形成有源沟道层。因为第一堆叠件204a中的最底部沟道层208由第一介电隔离层241覆盖，所以外延生长不会从它们的侧壁发生。通过第一介电隔离层241与第一源极部件228s和第一漏极部件228d隔离，第一堆叠件204a的最底部沟道层208变成“浮置”(或非有源)沟道层。因为第二堆叠件204b中的沟道层208由第三衬垫225覆盖，所以外延生长不会从它们的侧壁发生。外延生长的持续时间
控制为使得第一源极部件228s和第一漏极部件228d不向上延伸超过中间牺牲层206m。因为以上已经描述了第一源极部件228s和第一漏极部件228d的材料成分，所以这里省略它们的详细描述。
68.参考图17和图28a至图28c，方法300包括框326，其中在第一源极部件228s和第一漏极部件228d上沉积第一接触蚀刻停止层(cesl)230和第一层间介电(ild)层232。因为框326中的操作类似于框126中的那些，所以为了简洁起见省略它们的详细描述。
69.参考图17和图29a至图29c，方法300包括框328，其中形成互连部件，诸如第一漏极接触件234、第一源极接触件236、第一源极接触通孔238。因为框328中的操作类似于框128中的那些，所以为了简洁起见省略它们的详细描述。
70.仍然参考图17和图29a至图29c，方法300包括框330，其中在第一ild层232上方沉积覆盖在框328中的早期操作中形成的互连部件的第二介电隔离层242。第二介电隔离层242可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过利用介电隔离材料填充源极/漏极沟槽224(例如，通过使用cvd工艺或旋涂玻璃工艺)以及在选择性蚀刻工艺中回蚀介电隔离材料来形成。如图29a中所示，介电隔离层242覆盖位于中间牺牲层206m的侧壁上但是不位于第二堆叠件204b的底部沟道层208的侧壁上的内部间隔件部件226。换句话说，第二堆叠件204的底部沟道层208的侧壁保持在源极/漏极沟槽224中暴露。
71.参考图17和图30a至图30c，方法300包括框332，其中在源极/漏极沟槽224中形成第二源极部件248s和第二漏极部件248d。第二源极部件248s和第二漏极部件248d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用与沟道层208相互作用的气态和/或液态前体。第二堆叠件204b的沟道层208的暴露的侧壁在功能上用作半导体晶种层。因为不存在与第二介电隔离层242邻接的沟道层208，所以第二源极部件248s和第二漏极部件248d的外延生长可以从第二堆叠件204b的所有沟道层208的暴露的侧壁发生。如图30a中所示，因此，第二源极部件248s和第二漏极部件248d与第二堆叠件204b的每个沟道层208物理接触(或邻接)，将第二堆叠件204b的所有沟道层208变成有源沟道层。因为以上已经描述了第二源极部件248s和第二漏极部件248d的材料成分，所以这里省略它们的详细描述。
72.参考图17和图31a至图31c，方法300包括框336，其中在第二源极部件248s和第二漏极部件248d上沉积第二cesl 250和第二层间介电(ild)层252。因为框336中的操作类似于框136中的那些，所以为了简洁起见省略它们的详细描述。
73.参考图17和图32a至图32c，方法300包括框338，其中去除伪栅极堆叠件222并且由共用栅极结构254替换。因为框338中的操作类似于框138中的那些，所以为了简洁起见省略它们的详细描述。
74.参考图17和图33a至图33c，方法300包括框340，其中形成互连部件，诸如第二源极接触件262、第二漏极接触件264、第二源极接触通孔266、第二漏极接触通孔268、第一漏极接触通孔270和顶部互连层272。因为框340中的操作类似于框140中的那些，所以为了简洁起见省略它们的详细描述。
75.现在参考图33a至图33c。在方法300中的操作结束时，形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b。顶部gaa晶体管260b包括夹在第二
源极部件248s和第二漏极部件248d之间的沟道层(或者称为沟道构件)。底部gaa晶体管260a包括与顶部gaa晶体管260b相同数量的沟道层。一个区别在于，并非底部gaa晶体管260a的所有沟道层都夹在第一源极部件228s和第一漏极部件228d之间并且用作载流子流过的有源沟道层。至少最底部沟道层与第一介电隔离层241邻接并且变成“浮置”(非有源)沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少一个的有源沟道层。在各个实施例中，底部gaa晶体管260a的两个或更多个底部沟道层可以与第一介电隔离层241邻接，并因此底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的两个或更多个有源沟道层。较少数量的有源沟道层削弱了底部gaa晶体管260a的电流驱动能力，但是这可以平衡堆叠的gaa晶体管对中的电流输出。例如，当顶部gaa晶体管是pfet并且底部gaa晶体管是nfet时，由于更高的载流子迁移率，nfet通常提供更强的电流驱动能力。通过减少nfet的总有源沟道层数量，可以实现来自nfet和pfet对的平衡电流输出。
76.共用栅极结构254包裹顶部gaa晶体管260a和底部gaa晶体管260b的每个沟道层，而第二介电隔离层242介于第一源极228s和第二源极248s之间，并且也介于第一漏极228d和第二漏极248d之间。第一源极部件228s通过第一源极接触件236和第一源极接触通孔238耦接至底部电源轨。第二源极部件248s通过第二源极接触件262和第二源极接触通孔266耦接至底部电源轨。第一源极接触通孔238和第二源极接触通孔266设置在第一接触件228s的两侧上。第一漏极部件228d通过第一漏极接触件234和第一漏极接触通孔270耦接至顶部电源轨。第二漏极部件248d通过第二漏极接触件264和第二漏极接触通孔268耦接至顶部电源轨。顶部电源轨设置在顶部互连层272中。
77.现在注意力转至方法500。图34示出了根据本发明的各个方面的方法500的流程图。贯穿本发明，相同的参考标号在组成和形成方面表示相同的部件。如果已经结合方法100描述了类似的细节，则可以简化或省略方法500中的操作的一些细节。
78.参考图34和图35a至图35c，方法500包括框502，其中提供工件200。工件200包括衬底部分(也称为衬底)202和衬底202上方的堆叠件部分204。堆叠件部分204包括第一堆叠件204a和第一堆叠件204a上方的第二堆叠件204b。因为以上已经描述了衬底202和堆叠件部分204，所以这里省略它们的详细描述。
79.参考图34和图36a至图36c，方法500包括框504，其中由堆叠件部分204形成鳍状结构209。因为框504中的操作类似于框104中的那些，所以为了简洁起见省略它们的详细描述。
80.仍然参考图34和图36a至图36c，方法500包括框506，其中形成掩埋电源轨211。因为框506中的操作类似于框106中的那些，所以为了简洁起见省略它们的详细描述。
81.参考图34和图37a至图37c，方法500包括框508，其中形成隔离部件214。因为框508中的操作类似于框108中的那些，所以为了简洁起见省略它们的详细描述。
82.参考图34和图38a至图38c，方法500包括框510，其中在堆叠件部分204上方形成伪栅极堆叠件222。因为框510中的操作类似于框110中的那些，所以为了简洁起见省略它们的详细描述。
83.参考图34和图39a至图39c，方法500包括框512，其中鳍状结构209的源极/漏极部分凹进以形成源极/漏极凹槽224。因为框512中的操作类似于框112中的那些，所以为了简洁起见省略它们的详细描述。
84.参考图34和图40a至图40c，方法500包括框514，其中形成内部间隔件部件226。因为框514中的操作类似于框114中的那些，所以为了简洁起见省略它们的详细描述。
85.参考图34和图41a至图41c，方法500包括框518，其中在源极/漏极沟槽224中沉积牺牲介电层215以覆盖第一堆叠件204a的沟道层208的侧壁，并且在工件200上方共形沉积第三衬垫225以覆盖第二堆叠件204b的沟道层208的侧壁。因为框518中的操作类似于框118中的那些，所以为了简洁起见省略它们的详细描述。
86.参考图34和图42a至图42c，方法500包括框520，其中去除第三衬垫225的横向部分以暴露牺牲介电层215，并且随后在选择性蚀刻工艺中去除牺牲介电层215以释放第一堆叠件204a。因为框520中的操作类似于框120中的那些，所以为了简洁起见省略它们的详细描述。
87.参考图34和图43a至图43c，方法500包括框522，其中在邻接第一堆叠件204a的沟道层208的源极/漏极沟槽224中形成第一源极部件228s和第一漏极部件228d。因为第二堆叠件204b中的沟道层208由第三衬垫225覆盖，所以外延生长不会从它们的侧壁发生。因为框522中的操作类似于框122中的那些，所以为了简洁起见省略它们的详细描述。
88.参考图34和图44a至图44c，方法500包括框526，其中去除第三衬垫225以释放第二堆叠件204b并且在第一源极部件228s和第一漏极部件228d上沉积第一cesl 230和第一ild层232。因为框526中的操作类似于框126中的那些，所以为了简洁起见省略它们的详细描述。
89.参考图34和图45a至图45c，方法500包括框528，其中形成互连部件，诸如第一漏极接触件234、第一源极接触件236、第一源极接触通孔238。因为框528中的操作类似于框128中的那些，所以为了简洁起见省略它们的详细描述。
90.仍然参考图34和图45a至图45c，方法500包括框530，其中在第一ild层232上方沉积覆盖在框528中的早期操作中形成的互连部件的介电隔离层242。介电隔离层242可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过利用介电隔离材料填充源极/漏极沟槽224(例如，通过使用cvd工艺或旋涂玻璃工艺)以及在选择性蚀刻工艺中回蚀介电隔离材料来形成。如图45a中所示，介电隔离层242覆盖位于中间牺牲层206m的侧壁上但是不位于第二堆叠件204b的底部沟道层208的侧壁上的内部间隔件部件226。换句话说，第二堆叠件204b的底部沟道层208的侧壁保持在源极/漏极沟槽224中暴露。
91.参考图34和图46a至图46c，方法500包括框532，其中在源极/漏极沟槽224中形成第二源极部件248s和第二漏极部件248d。第二源极部件248s和第二漏极部件248d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用与沟道层208相互作用的气态和/或液态前体。第二堆叠件204b的沟道层208的暴露的侧壁在功能上用作半导体晶种层。因为不存在与介电隔离层242邻接的沟道层208，第二源极部件248s和第二漏极部件248d的外延生长可以从第二堆叠件204b的所有沟道层208的暴露的侧壁发生。如图46a中所示，因此，第二源极部件228s和第二漏极部件228d与第二堆叠件204a的每个沟道层208物理接触(或邻接)。因为以上已经描述了第二源极部件228s和第二漏极部件228d的材料成分，所以这里省略它们的详细描述。
92.参考图34和图47a至图47c，方法500包括框534，其中回蚀第二源极部件248s和第
二漏极部件248d以至少释放第二堆叠件204b中的最顶部沟道层208，暴露它们的侧壁。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适的工艺。如图47a中所示，第二源极部件248s和第二漏极部件248d的顶面在最顶部沟道层208下方凹进，但是保持覆盖其下面的其它沟道层208。在一些实施例中，第二源极部件248s和第二漏极部件248d的顶面在第二堆叠件204b中的两个或更多个顶部沟道层208下方凹进。
93.参考图34和图48a至图48c，方法500包括框536，其中在第二源极部件248s和第二漏极部件248d上沉积第二cesl 250和第二层间介电(ild)层252。在一些实施例中，第二cesl 250首先通过ald、等离子体增强化学汽相沉积(pecvd)工艺和/或其它合适的沉积或氧化工艺共形沉积在工件200上。共形的第二cesl 250覆盖第二源极部件248s和第二漏极部件248d的凹进的顶面，并且也覆盖第二堆叠件204b中的最顶部沟道层208的暴露的侧壁。通过第二cesl 250与第二源极部件248s和第二漏极部件248d隔离，第二堆叠件204b中的最顶部沟道层208变成“浮置”(或非有源)沟道层。第二ild层252通过pecvd工艺或其它合适的沉积技术沉积在第二cesl 250上方。因为以上已经描述了第二cesl 250和第二ild层252的材料成分，所以这里省略它们的详细描述。为了去除过量的材料并且为了暴露伪栅极堆叠件222的顶面，可以实施平坦化工艺，诸如化学机械抛光(cmp)工艺。在一些实施例中，在cmp工艺中去除栅极顶部硬掩模层220并且暴露伪栅电极层218。
94.参考图34和图49a至图49c，方法500包括框538，其中去除伪栅极堆叠件222并且由共用栅极结构254替换。因为框538中的操作类似于框138中的那些，所以为了简洁起见省略它们的详细描述。
95.参考图34和图50a至图50c，方法500包括框540，其中形成互连部件，诸如第二源极接触件262、第二漏极接触件264、第二源极接触通孔266、第二漏极接触通孔268、第一漏极接触通孔270和顶部互连层272。因为框540中的操作类似于框140中的那些，所以为了简洁起见省略它们的详细描述。
96.现在参考图50a至图50c。在方法100中的操作结束时，形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b。底部gaa晶体管260a包括夹在第一源极部件228s和第一漏极部件228d之间的沟道层(或者称为沟道构件)。顶部gaa晶体管260b包括与底部gaa晶体管260a相同数量的沟道层。一个区别在于，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极部件248s和第二漏极部件248d之间并且用作载流子流过的有源沟道层。至少最顶部沟道层与第二cesl 250邻接并且变成“浮置”(非有源)沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少一个的有源沟道层。在各个实施例中，顶部gaa晶体管260b的两个或更多个顶部沟道层可以与第二cesl 250邻接，并因此顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的两个或更多个有源沟道层。较少数量的有源沟道层削弱了顶部gaa晶体管260b的电流驱动能力，但是这可以平衡堆叠的gaa晶体管对中的电流输出。例如，当顶部gaa晶体管是nfet并且底部gaa晶体管是pfet时，由于更高的载流子迁移率，nfet通常会提供更强的电流驱动能力。通过减少nfet的总有源沟道层数量，可以实现来自nfet和pfet对的平衡电流输出。
97.共用栅极结构254包裹顶部gaa晶体管260a和底部gaa晶体管260b的每个沟道层，而介电隔离层242介于第一源极228s和第二源极248s之间，并且也介于第一漏极228d和第二漏极248d之间。第一源极部件228s通过第一源极接触件236和第一源极接触通孔238耦接
至底部电源轨。第二源极部件248s通过第二源极接触件262和第二源极接触通孔266耦接至底部电源轨。第一源极接触通孔238和第二源极接触通孔266设置在第一接触件228s的两侧上。第一漏极部件228d通过第一漏极接触件234和第一漏极接触通孔270耦接至顶部电源轨。第二漏极部件248d通过第二漏极接触件264和第二漏极接触通孔268耦接至顶部电源轨。顶部电源轨设置在顶部互连层272中。
98.现在注意力转至方法700。图51示出了根据本发明的各个方面的方法500的流程图。贯穿本发明，相同的参考标号在组成和形成方面表示相同的部件。如果已经结合方法100描述了类似的细节，则可以简化或省略方法700中的操作的一些细节。
99.参考图51和图52a至图52c，方法700包括框702，其中提供工件200。工件200包括衬底部分(也称为衬底)202和衬底202上方的堆叠件部分204。堆叠件部分204包括第一堆叠件204a和第一堆叠件204a上方的第二堆叠件204b。因为以上已经描述了衬底202和堆叠件部分204，所以这里省略它们的详细描述。
100.参考图51和图53a至图53c，方法700包括框704，其中由堆叠件部分204形成鳍状结构209。因为框704中的操作类似于框104中的那些，所以为了简洁起见省略它们的详细描述。
101.仍然参考图51和图53a至图53c，方法700包括框706，其中形成掩埋电源轨211。因为框706中的操作类似于框106中的那些，所以为了简洁起见省略它们的详细描述。
102.参考图51和图54a至图54c，方法700包括框708，其中形成隔离部件214。因为框708中的操作类似于框108中的那些，所以为了简洁起见省略它们的详细描述。
103.参考图51和图55a至图55c，方法700包括框710，其中在堆叠件部分204上方形成伪栅极堆叠件222。因为框710中的操作类似于框110中的那些，所以为了简洁起见省略它们的详细描述。
104.参考图51和图56a至图56c，方法700包括框712，其中鳍状结构209的源极/漏极部分凹进以形成源极/漏极凹槽224。因为框712中的操作类似于框112中的那些，所以为了简洁起见省略它们的详细描述。
105.参考图51和图57a至图57c，方法700包括框714，其中形成内部间隔件部件226。因为框714中的操作类似于框114中的那些，所以为了简洁起见省略它们的详细描述。
106.参考图51和图58a至图58c，方法700包括框718，其中在源极/漏极沟槽224中沉积牺牲介电层215以覆盖第一堆叠件204a的沟道层208的侧壁，并且在工件200上方共形沉积第三衬垫225以覆盖第二堆叠件204b的沟道层208的侧壁。因为框718中的操作类似于框118中的那些，所以为了简洁起见省略它们的详细描述。
107.参考图51和图59a至图59c，方法700包括框720，其中去除第三衬垫225的横向部分以暴露牺牲介电层215并且随后在选择性蚀刻工艺中去除牺牲介电层215以释放第一堆叠件204a。因为框720中的操作类似于框120中的那些，所以为了简洁起见省略它们的详细描述。
108.参考图51和图60a至图60c，方法700包括框722，其中在邻接第一堆叠件204a的沟道层208的源极/漏极沟槽224中形成第一源极部件228s和第一漏极部件228d。因为第二堆叠件204b中的沟道层208由第三衬垫225覆盖，所以外延生长不会从它们的侧壁发生。因为框722中的操作类似于框122中的那些，所以为了简洁起见省略它们的详细描述。
109.参考图51和图61a至图61c，方法700包括框724，其中回蚀第一源极部件228s和第一漏极部件228d以至少释放第一堆叠件204a中的最顶部沟道层208，暴露它们的侧壁。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适的工艺。如图61a中所示，第一源极部件228s和第一漏极部件228d的顶面在第一堆叠件204a中的最顶部沟道层208下方凹进，但是保持覆盖其下面的其它沟道层208。在一些实施例中，第一源极部件228s和第一漏极部件228d的顶面在第一堆叠件204a中的两个或更多个顶部沟道层208下方凹进。
110.参考图51和图62a至图62c，方法700包括框726，其中去除第三衬垫225以释放第二堆叠件204b并且在第一源极部件228s和第一漏极部件228d上沉积第一cesl 230和第一ild层232。在一些实施例中，第一cesl230首先通过ald、等离子体增强化学汽相沉积(pecvd)工艺和/或其它合适的沉积或氧化工艺共形沉积在工件200上。第一ild层232通过pecvd工艺或其它合适的沉积技术沉积在第一cesl 230上方。随后，回蚀第一cesl 230和第一ild层232以暴露第二堆叠件204b。共形的第一cesl 230仍然覆盖第一源极部件228s和第一漏极部件228d的凹进的顶面，并且也覆盖第一堆叠件204a中的最顶部沟道层208的暴露的侧壁。通过第一cesl 230与第一源极部件228s和第一漏极部件228d隔离，第一堆叠件204a中的最顶部沟道层208变成“浮置”(或非有源)沟道层。因为以上已经描述了第一cesl 230和第一ild层232的材料成分，所以这里省略它们的详细描述。
111.参考图51和图63a至图63c，方法700包括框728，其中形成互连部件，诸如第一漏极接触件234、第一源极接触件236、第一源极接触通孔238。因为框728中的操作类似于框128中的那些，所以为了简洁起见省略它们的详细描述。
112.仍然参考图51和图63a至图63c，方法700包括框730，其中在第一ild层232上方沉积覆盖在框728中的早期操作中形成的互连部件的介电隔离层242。介电隔离层242可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过利用介电隔离材料填充源极/漏极沟槽224(例如，通过使用cvd工艺或旋涂玻璃工艺)以及在选择性蚀刻工艺中回蚀介电隔离材料来形成。如图63a中所示，介电隔离层242覆盖位于中间牺牲层206m的侧壁上但是不位于第二堆叠件204b的底部沟道层208的侧壁上的内部间隔件部件226。换句话说，第二堆叠件204b中的底部沟道层208的侧壁保持在源极/漏极沟槽224中暴露。
113.参考图51和图64a至图64c，方法700包括框732，其中在源极/漏极沟槽224中形成第二源极部件248s和第二漏极部件248d。第二源极部件248s和第二漏极部件248d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用与沟道层208相互作用的气态和/或液态前体。第二堆叠件204b的沟道层208的暴露的侧壁在功能上用作半导体晶种层。因为不存在与介电隔离层242邻接的沟道层208，第二源极部件248s和第二漏极部件248d的外延生长可以从第二堆叠件204b的所有沟道层208的暴露的侧壁发生。如图64a所示，因此，第二源极部件248s和第二漏极部件248d与第二堆叠件204b的每个沟道层208物理接触(或邻接)。因为以上已经描述了第二源极部件248s和第二漏极部件248d的材料成分，所以这里省略它们的详细描述。
114.参考图51和图65a至图65c，方法700包括框736，其中在第二源极部件248s和第二漏极部件248d上沉积第二cesl 250和第二层间介电(ild)层252。因为框736中的操作类似于框136中的那些，所以为了简洁起见省略它们的详细描述。
115.参考图51和图66a至图66c，方法700包括框738，其中去除伪栅极堆叠件222并且由共用栅极结构254替换。因为框738中的操作类似于框138中的那些，所以为了简洁起见省略它们的详细描述。
116.参考图51和图67a至图67c，方法700包括框740，其中形成互连部件，诸如第二源极接触件262、第二漏极接触件264、第二源极接触通孔266、第二漏极接触通孔268、第一漏极接触通孔270和顶部互连层272。因为框740中的操作类似于框140中的那些，所以为了简洁起见省略它们的详细描述。
117.现在参考图67a至图67c。在方法700中的操作结束时，形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b。顶部gaa晶体管260b包括夹在第二源极部件248s和第二漏极部件248d之间的沟道层(或者称为沟道构件)。底部gaa晶体管260a包括与顶部gaa晶体管260b相同数量的沟道层。一个区别在于，并非底部gaa晶体管260a的所有沟道层都夹在第一源极部件228s和第一漏极部件228d之间并且用作载流子流过的有源沟道层。至少最顶部沟道层与第一cesl 230邻接并且变成“浮置”(非有源)沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少一个的有源沟道层。在各个实施例中，底部gaa晶体管260a的两个或更多个顶部沟道层可以与第一cesl 230邻接，并因此底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的两个或更多个有源沟道层。较少数量的有源沟道层削弱了底部gaa晶体管260a的电流驱动能力，但是这可以平衡堆叠的gaa晶体管对中的电流输出。例如，当顶部gaa晶体管是pfet并且底部gaa晶体管是nfet时，由于更高的载流子迁移率，nfet通常会提供更强的电流驱动能力。通过减少nfet的总有源沟道层数量，可以实现来自nfet和pfet对的平衡电流输出。
118.共用栅极结构254包裹顶部gaa晶体管260a和底部gaa晶体管260b的每个沟道层，而介电隔离层242介于第一源极228s和第二源极248s之间，并且也介于第一漏极228d与第二漏极248d之间。第一源极部件228s通过第一源极接触件236和第一源极接触通孔238耦接至底部电源轨。第二源极部件248s通过第二源极接触件262和第二源极接触通孔266耦接至底部电源轨。第一源极接触通孔238和第二源极接触通孔266设置在第一接触件228s的两侧上。第一漏极部件228d通过第一漏极接触件234和第一漏极接触通孔270耦接至顶部电源轨。第二漏极部件248d通过第二漏极接触件264和第二漏极接触通孔268耦接至顶部电源轨。顶部电源轨设置在顶部互连层272中。
119.现在注意力转至方法900。图68示出了根据本发明的各个方面的方法900的流程图。贯穿本发明，相同的参考标号在组成和形成方面表示相同的部件。如果已经结合方法100描述了类似的细节，则可以简化或省略方法900中的操作的一些细节。
120.参考图68和图69a至图69c，方法900包括框902，其中提供工件200。工件200包括衬底部分(也称为衬底)202和衬底202上方的堆叠件部分204。堆叠件部分204包括第一堆叠件204a和第一堆叠件204a上方的第二堆叠件204b，其中第一堆叠件204a具有一个或比第二堆叠件204b多的沟道层208。因为以上已经描述了衬底202和堆叠件部分204的材料成分，所以这里省略它们的详细描述。
121.参考图68和图70a至图70c，方法900包括框904，其中由堆叠件部分204形成鳍状结构209。因为框904中的操作类似于框104中的那些，所以为了简洁起见省略它们的详细描述。
122.仍然参考图68和图70a至图70c，方法900包括框906，其中形成掩埋电源轨211。因为框906中的操作类似于框106中的那些，所以为了简洁起见省略它们的详细描述。
123.参考图68和图71a至图71c，方法900包括框908，其中形成隔离部件214。因为框908中的操作类似于框108中的那些，所以为了简洁起见省略它们的详细描述。
124.参考图68和图72a至图72c，方法900包括框910，其中在堆叠件部分204上方形成伪栅极堆叠件222。因为框910中的操作类似于框110中的那些，所以为了简洁起见省略它们的详细描述。
125.参考图68和图73a至图73c，方法900包括框912，其中鳍状结构209的源极/漏极部分凹进以形成源极/漏极凹槽224。因为框912中的操作类似于框112中的那些，所以为了简洁起见省略它们的详细描述。
126.参考图68和图74a至图74c，方法900包括框914，其中形成内部间隔件部件226。因为框914中的操作类似于框114中的那些，所以为了简洁起见省略它们的详细描述。
127.参考图68和图75a至图75c，方法900包括框918，其中在源极/漏极沟槽224中沉积牺牲介电层215以覆盖第一堆叠件204a中的沟道层208的侧壁，并且在工件200上方共形沉积第三衬垫225以覆盖第二堆叠件204b中的沟道层208的侧壁。因为框918中的操作类似于框118中的那些，所以为了简洁起见省略它们的详细描述。
128.参考图68和图76a至图76c，方法900包括框920，其中去除第三衬垫225的横向部分以暴露牺牲介电层215，并且随后在选择性蚀刻工艺中去除牺牲介电层215以释放第一堆叠件204a。因为框920中的操作类似于框120中的那些，所以为了简洁起见省略它们的详细描述。
129.参考图68和图77a至图77c，方法900包括框922，其中在邻接第一堆叠件204a的沟道层208的源极/漏极沟槽224中形成第一源极部件228s和第一漏极部件228d。因为第二堆叠件204b中的沟道层208由第三衬垫225覆盖，所以外延生长不会从它们的侧壁发生。因为框922中的操作类似于框122中的那些，所以为了简洁起见省略它们的详细描述。
130.参考图68和图78a至图78c，方法900包括框926，其中去除第三衬垫225以释放第二堆叠件204b并且在第一源极部件228s和第一漏极部件228d上沉积第一cesl 230和第一ild层232。因为框926中的操作类似于框126中的那些，所以为了简洁起见省略它们的详细描述。
131.参考图68和图79a至图79c，方法900包括框928，其中形成互连部件，诸如第一漏极接触件234、第一源极接触件236、第一源极接触通孔238。因为框928中的操作类似于框128中的那些，所以为了简洁起见省略它们的详细描述。
132.仍然参考图68和图79a至图79c，方法900包括框930，其中在第一ild层232上方沉积覆盖在框928中的早期操作中形成的互连部件的介电隔离层242。介电隔离层242可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过利用介电隔离材料填充源极/漏极沟槽224(例如，通过使用cvd工艺或旋涂玻璃工艺)以及在选择性蚀刻工艺中回蚀介电隔离材料来形成。如图79a中所示，介电隔离层242覆盖位于中间牺牲层206m的侧壁上但是不位于第二堆叠件204b的底部沟道层208的侧壁上的内部间隔件部件226。换句话说，第二堆叠件204b的底部沟道层208的侧壁保持在源极/漏极沟槽224中暴露。
133.参考图68和图80a至图80c，方法900包括框932，其中在源极/漏极沟槽224中形成第二源极部件248s和第二漏极部件248d。第二源极部件248s和第二漏极部件248d可以使用外延工艺形成，诸如vpe、uhv
‑
cvd、mbe和/或其它合适的工艺。外延生长工艺可以使用与沟道层208相互作用的气态和/或液态前体。第二堆叠件204b的沟道层208的暴露的侧壁在功能上用作半导体晶种层。因为不存在与介电隔离层242邻接的沟道层208，所以第二源极部件248s和第二漏极部件248d的外延生长可以从第二堆叠件204b的所有沟道层208的暴露的侧壁发生。如图80a中所示，因此，第二源极部件248s和第二漏极部件248d与第二堆叠件204b的每个沟道层208物理接触(或邻接)。因为以上已经描述了第二源极部件248s和第二漏极部件248d的材料成分，所以这里省略它们的详细描述。
134.参考图68和图81a至图81c，方法900包括框936，其中在第二源极部件248s和第二漏极部件248d上沉积第二cesl 250和第二层间介电(ild)层252。因为框936中的操作类似于框136中的那些，所以为了简洁起见省略它们的详细描述。
135.参考图68和图82a至图82c，方法900包括框938，其中去除伪栅极堆叠件222并且由共用栅极结构254替换。因为框938中的操作类似于框138中的那些，所以为了简洁起见省略它们的详细描述。
136.参考图68和图83a至图83c，方法900包括框940，其中形成互连部件，诸如第二源极接触件262、第二漏极接触件264、第二源极接触通孔266、第二漏极接触通孔268、第一漏极接触通孔270和顶部互连层272。因为框940中的操作类似于框140中的那些，所以为了简洁起见省略它们的详细描述。
137.现在参考图83a至图83c。在方法900中的操作结束时，形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b。顶部gaa晶体管260b包括夹在第二源极部件248s和第二漏极部件248d之间的沟道层(或者称为沟道构件)。底部gaa晶体管260a包括夹在第一源极部件228s和第一漏极部件228d之间的沟道层。第一堆叠件204a和第二堆叠件204b中的每个沟道层208是有源沟道层。一个区别在于，因为第一堆叠件204a具有比第二堆叠件204b多至少一个的沟道层208，所以底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的沟道层208。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的有源沟道层。在各个实施例中，底部gaa晶体管260a可以具有两个或比顶部gaa晶体管260b多的有源沟道层。可选地，如果方法900在框902中开始于第二堆叠件204b，该第二堆叠件204b具有比第一堆叠件204b多至少一个的沟道层208，则在方法900中的操作结束时，顶部gaa晶体管260b将因此具有比底部gaa晶体管260a多至少一个的有源沟道层。方法900的这种可选实施例在图84a至图84c中示出。在进一步可选实施例中，顶部gaa晶体管260b可以具有两个或比底部gaa晶体管260a多的有源沟道层。
138.在图83a至图83c和图84a至图84c中所示的两个实施例中，共用栅极结构254包裹顶部gaa晶体管260a和底部gaa晶体管260b的每个沟道层，而第二介电隔离层242介于第一源极228s和第二源极248s之间，并且也介于第一漏极228d和第二漏极248d之间。第一源极部件228s通过第一源极接触件236和第一源极接触通孔238耦接至底部电源轨。第二源极部件248s通过第二源极接触件262和第二源极接触通孔266耦接至底部电源轨。第一源极接触通孔238和第二源极接触通孔266设置在第一接触件228s的两侧上。第一漏极部件228d通过第一漏极接触件234和第一漏极接触通孔270耦接至顶部电源轨。第二漏极部件248d通过第
二漏极接触件264和第二漏极接触通孔268耦接至顶部电源轨。顶部电源轨设置在顶部互连层272中。
139.现在注意力转至方法1100。图85示出了根据本发明的各个方面的方法1100的流程图。贯穿本发明，相同的参考标号在组成和形成方面表示相同的部件。如果已经结合方法100描述了类似的细节，则可以简化或省略方法1100中的操作的一些细节。
140.参考图85和图86a至图86c，方法1100包括框1102，其中提供工件200。工件200包括衬底202和衬底202上方的第一堆叠件204。第一堆叠件204包括由多个牺牲层206交错的多个沟道层208。应该指出，第一堆叠件204a中的三(3)层沟道层208在图86a至图86c中示出，这仅用于说明目的，并且不旨在限制超出权利要求中具体陈述的内容。可以理解，可以在第一堆叠件204a中形成任何数量的沟道层208。层的数量取决于器件200期望的沟道构件的数量。在一些实施例中，第一堆叠件204a中的沟道层208的数量在2和10之间。因为以上已经描述了衬底202和第一堆叠件204a的材料成分，所以这里省略它们的详细描述。
141.参考图85和图87a至图87c，方法1100包括框1104，其中由第一堆叠件204a形成鳍状结构209。因为框1104中的操作类似于框104中的那些，所以为了简洁起见省略它们的详细描述。
142.仍然参考图85和图87a至图87c，方法1100包括框1106，其中形成掩埋电源轨211。因为框1106中的操作类似于框106中的那些，所以为了简洁起见省略它们的详细描述。
143.参考图85和图88a至图88c，方法1100包括框1108，其中形成隔离部件214。因为框1108中的操作类似于框108中的那些，所以为了简洁起见省略它们的详细描述。
144.参考图85和图89a至图89c，方法1100包括框1110，其中在堆叠件部分204上方形成伪栅极堆叠件222。因为框1110中的操作类似于框110中的那些，所以为了简洁起见省略它们的详细描述。
145.参考图85和图90a至图90c，方法1100包括框1112，其中鳍状结构209的源极/漏极部分凹进以形成源极/漏极凹槽224。因为框1112中的操作类似于框112中的那些，所以为了简洁起见省略它们的详细描述。
146.参考图85和图91a至图91c，方法1100包括框1114，其中形成内部间隔件部件226。因为框1114中的操作类似于框114中的那些，所以为了简洁起见省略它们的详细描述。
147.参考图85和图92a至图92c，方法1100包括框1116，其中在邻接第一堆叠件204a的沟道层208的源极/漏极沟槽224中形成第一源极部件228s和第一漏极部件228d。因为框1116中的操作类似于框122中的那些，所以为了简洁起见省略它们的详细描述。
148.参考图85和图93a至图93c，方法1100包括框1118，其中在第一源极部件228s和第一漏极部件228d上沉积第一cesl 230和第一ild层232。因为框1118中的操作类似于框126中的那些，所以为了简洁起见省略它们的详细描述。为了去除过量的材料并且为了暴露伪栅极堆叠件222的顶面，可以实施平坦化工艺，诸如化学机械抛光(cmp)工艺。在一些实施例中，在cmp工艺中去除栅极顶部硬掩模层220并且暴露伪栅电极层218。
149.参考图85和图94a至图94c，方法1100包括框1120，其中去除伪栅极堆叠件222并且由第一栅极结构254a替换。因为框1120中的操作类似于框138中的那些，所以为了简洁起见省略它们的详细描述。
150.参考图85和图95a至图95c，方法1100包括框1122，其中形成互连部件，诸如第一漏
极接触件234、第一源极接触件236、第一源极接触通孔238。因为框1122中的操作类似于框128中的那些，所以为了简洁起见省略它们的详细描述。
151.参考图85和图96a至图96c，方法1100包括框1124，其中在第一ild层232上方沉积覆盖在框1122中的早期操作中形成的互连部件的介电隔离层242。介电隔离层242可以包括氮化硅、氧化硅、氮氧化硅、氧化铪、氧化铝、氧化锆或其它合适的隔离材料。在实施例中，介电隔离层242可以通过cvd、pecvd或其它合适的工艺形成。
152.仍然参考图85和图96a至图96c，方法1100包括框1126，其中第二堆叠件204b接合至工件200上方。像第一堆叠件204a一样，第二堆叠件204b也包括由多个牺牲层206交错的多个沟道层208。在图96a中所示实施例中，第一堆叠件204a和第二堆叠件204b具有不同数量的沟道层208。特别是在所示实施例中，第一堆叠件204a具有比第二堆叠件204b多的沟道层208。但是，本发明不限于使得第一堆叠件204a可以具有比第二堆叠件204b少的沟道层208，或者具有不同的配置，诸如不同的层厚度。为了促进接合，可以在第二堆叠件204b的底面上形成胶合层(未明确示出)。第二堆叠件204b和胶合层可以被认为是另一衬底，而不是衬底202。在一些实施方式中，胶合层包括氧化硅并且也可以称为胶合氧化物层。在一些实施例中，第二堆叠件204b可以通过利用介电隔离层242和胶合层之间的界面直接接合至工件200。在示例性直接接合工艺中，使用rca sc
‑
1(氨、过氧化氢和水)和/或rca sc
‑
2(盐酸、过氧化氢和水)清洁介电隔离层242和胶合层。然后清洁的介电隔离层242和胶合层配合并且压在一起。直接接合可以通过退火工艺来加强。在一些可选实施例中，第二堆叠件204b中的牺牲层206和沟道层208是外延层并且可以使用外延工艺沉积在工件200上。合适的外延工艺包括汽相外延(vpe)、超高真空化学汽相沉积(uhv
‑
cvd)、分子束外延(mbe)和/或其它合适的工艺。
153.参考图85和图97a至图97c，方法1100包括框1128，其中对第二堆叠件204b实施框1104、1110
‑
1120中的操作。由于工艺步骤中的类似性，为了简单起见，仅概述框1128中的操作。在框1104中，图案化第二堆叠件204b以形成第二鳍状结构。在框1110中，在第二鳍状结构的沟道区域上方形成第二伪栅极堆叠件以用作功能性第二栅极结构的占位符。在框1112中，第二鳍状结构的源极/漏极部分凹进以形成源极/漏极凹槽，类似于源极/漏极沟槽224。在框1114中，选择性和部分蚀刻沟道区域中的牺牲层206以形成内部间隔件凹槽并且在这样的内部间隔件凹槽中形成内部间隔件部件。在框1116中，在源极/漏极凹槽中形成第二源极部件248s和第二漏极部件248d。在框1118中，在第二源极部件248s和第二漏极部件248d上沉积第二cesl 250和第二ild层252。在框1120中，第二鳍状结构上方的伪栅极堆叠件由第二栅极结构254b替换。选择性去除沟道区域中的牺牲层206以释放沟道层208作为沟道构件并且第二栅极结构254b包裹第二堆叠件204b中的沟道构件的每个。
154.参考图85和图98a至图98c，方法1100包括框1130，其中形成互连部件，诸如第二源极接触件262、第二漏极接触件264、第二源极接触通孔266、第二漏极接触通孔268、第一漏极接触通孔270和顶部互连层272。因为框1130中的操作类似于框140中的那些，所以为了简洁起见省略它们的详细描述。
155.现在参考图98a至图98c。在方法1100中的操作结束时，形成底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b。顶部gaa晶体管和底部gaa晶体管由介电隔离层242分隔开。顶部gaa晶体管260b包括夹在第二源极部件248s和第二漏极部件
248d之间的沟道层(或者称为沟道构件)。底部gaa晶体管260a包括夹在第一源极部件228s和第一漏极部件228d之间的沟道层。第一堆叠件204a和第二堆叠件204b中的每个沟道层208是有源沟道层。一个区别在于，因为第一堆叠件204a具有比第二堆叠件204b多至少一个的沟道层208，所以底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的沟道层208。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的有源沟道层。在各个实施例中，底部gaa晶体管260a可以具有两个或比顶部gaa晶体管260b多的有源沟道层。可选地，如果方法900在框902中开始于第二堆叠件204b，该第二堆叠件204b具有比第一堆叠件204b多至少一个的沟道层208，则在方法900中的操作结束时，顶部gaa晶体管260b将因此具有比底部gaa晶体管260a多至少一个的有源沟道层。在进一步可选实施例中，顶部gaa晶体管260b可以具有两个或比底部gaa晶体管260a多的有源沟道层。
156.第一栅极结构254a包裹底部gaa晶体管260a的每个沟道层。第二栅极结构254b包裹顶部gaa晶体管260b的每个沟道层。介电隔离层242介于第一栅极结构254a和第二栅极结构254b之间，介于第一源极228s和第二源极248s之间，并且也介于第一漏极228d和第二漏极248d之间。第一源极部件228s通过第一源极接触件236和第一源极接触通孔238耦接至底部电源轨。第二源极部件248s通过第二源极接触件262和第二源极接触通孔266耦接至底部电源轨。第一源极接触通孔238和第二源极接触通孔266设置在第一接触件228s的两侧上。第一漏极部件228d通过第一漏极接触件234和第一漏极接触通孔270耦接至顶部电源轨。第二漏极部件248d通过第二漏极接触件264和第二漏极接触通孔268耦接至顶部电源轨。顶部电源轨设置在顶部互连层272中。
157.图99a至图99b和图100a至图100c示出了通过使用方法100、300、500、700、900、1100或它们的组合具有底部gaa晶体管260a和堆叠在底部gaa晶体管260a上方的顶部gaa晶体管260b的工件的一些实施例。图99a至图99b和图100a至图100c中的实例i至xv是为了示例的目的而不是限制性的。例如，在通过说明性工艺如此形成的堆叠的gaa晶体管之间，有源沟道层的数量的差值可以是两个或三个甚至更多。
158.实例i示出了通过方法100形成工件的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括与底部gaa晶体管260a相同数量的沟道层。一个区别在于，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层242邻接并且变成“浮置”(非有源)沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少一个的有源沟道层。在可选实施例中，顶部gaa晶体管260b的两个或更多个底部沟道层可以与介电隔离层242邻接，并因此顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的两个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长的第二堆叠件的有源沟道层的较少总数量，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。为了避免疑义，实例i以及下面实例ii至xv或其它可选实施例中的第一源极/漏极部件和第二源极/漏极部件都可以具有图102a至图103d中所示的各个源极/漏极部件轮廓。
159.实例ii示出了通过方法300形成工件的实施例。顶部gaa晶体管260b包括夹在第一源极/漏极部件之间的沟道层。底部gaa晶体管260a包括与顶部gaa晶体管260b相同数量的沟道层。一个区别在于，并非底部gaa晶体管260a的所有沟道层都夹在第一源极/漏极部件
之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层241邻接并且变成“浮置”沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少一个的有源沟道层。在可选实施例中，底部gaa晶体管260a的两个或更多个底部沟道层可以与介电隔离层241邻接，并因此底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的两个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长的第一堆叠件的有源沟道层的较少总数量，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。
160.实例iii示出了通过方法500形成工件的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括与底部gaa晶体管260a相同数量的沟道层。一个区别在于，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极/漏极部件之间并且能够用作有源沟道层。至少最顶部沟道层与cesl 250邻接并且变成“浮置”沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少一个的有源沟道层。在可选实施例中，顶部gaa晶体管260b的两个或更多个顶部沟道层可以与cesl 250邻接，并因此顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的两个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于凹进的顶面，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。
161.实例iv示出了通过方法700形成工件的实施例。顶部gaa晶体管260b包括夹在第二源极/漏极部件之间的沟道层。底部gaa晶体管260a包括与顶部gaa晶体管260b相同数量的沟道层。一个区别在于，并非底部gaa晶体管260a的所有沟道层都夹在第一源极/漏极部件之间并且能够用作有源沟道层。至少最顶部沟道层与cesl 230邻接并且变成“浮置”沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少一个的有源沟道层。在可选实施例中，底部gaa晶体管260a的两个或更多个顶部沟道层可以与cesl 230邻接，并因此底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的两个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于凹进的顶面，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。
162.实例v示出了通过方法900形成工件的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括夹在第二源极/漏极部件之间的沟道层。每个沟道层是有源沟道层。一个区别在于，底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的沟道层208。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的有源沟道层。在各个实施例中，底部gaa晶体管260a可以具有两个或比顶部gaa晶体管260b多的有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长的较少沟道层，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。实例vi示出了方法900的可选实施例，其中顶部gaa晶体管260b具有比底部gaa晶体管260a多至少一个的沟道层，并因此具有比底部gaa晶体管260a多一个的有源沟道层。由于用于外延源极/漏极部件生长的较少沟道层，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。实例vi的可选实施例的其它部件在结构上类似于实
例v。
163.实例vii示出了使用方法100形成的结构和使用方法500形成的结构的组合的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括与底部gaa晶体管260a相同数量的沟道层。一个区别在于，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层242邻接并且变成“浮置”沟道层。而且，至少最顶部沟道层与cesl 250邻接并且变成“浮置”沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少的至少两个有源沟道层。在可选实施例中，顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的三个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长和凹进的顶面的第二堆叠件的有源沟道层的较少总数量，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。
164.实例viii示出了使用方法300形成的结构和使用方法700形成的结构的组合的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括与底部gaa晶体管260a相同数量的沟道层。一个区别在于，并非底部gaa晶体管260a的所有沟道层都夹在第一源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层241邻接并且变成“浮置”沟道层。而且，至少最顶部沟道层与cesl 230邻接并且变成“浮置”沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少的至少两个有源沟道层。在可选实施例中，底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的三个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长和凹进的顶面的第一堆叠件的有源沟道层的较少总数量，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。
165.实例ix示出了使用方法100形成的结构、使用方法500形成的结构和使用方法900形成的结构的组合的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括比底部gaa晶体管260a更少数量的沟道层。此外，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层242邻接并且变成“浮置”沟道层。而且，至少最顶部沟道层与cesl 250邻接并且变成“浮置”沟道层。因此，在所示实施例中，顶部gaa晶体管260b仅具有单个有源沟道层。换句话说，顶部gaa晶体管260b具有比底部gaa晶体管260a少的至少三个有源沟道层。在可选实施例中，顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的四个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长和凹进的顶面的第二堆叠件的有源沟道层的较少总数量，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。
166.实例x示出了使用方法300形成的结构、使用方法700形成的结构和使用方法900形成的结构的组合的实施例。顶部gaa晶体管260b包括夹在第二源极/漏极部件之间的沟道层。底部gaa晶体管260a包括比顶部gaa晶体管260b更少数量的沟道层。此外，并非底部gaa晶体管260a的所有沟道层都夹在第一源极/漏极部件之间并且能够用作有源沟道层。至少
最底部沟道层与介电隔离层241邻接并且变成“浮置”沟道层。而且，至少最顶部沟道层与cesl 230邻接并且变成“浮置”沟道层。因此，在所示实施例中，底部gaa晶体管260a仅具有单个有源沟道层。换句话说，底部gaa晶体管260a具有比顶部gaa晶体管260b少至少三个的有源沟道层。在可选实施例中，底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的四个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长和凹进的顶面的第一堆叠件的有源沟道层的较少总数量，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。
167.实例xi示出了使用方法100形成的结构和使用方法900形成的结构的组合的实施。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括比底部gaa晶体管260a更少数量的沟道层。此外，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层242邻接并且变成“浮置”沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少至少两个的有源沟道层。在可选实施例中，顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的三个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长的第二堆叠件的有源沟道层的较少总数量，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。
168.实例xii示出了使用方法300形成的结构和使用方法900形成的结构的组合的实施例。顶部gaa晶体管260b包括夹在第二源极/漏极部件之间的沟道层。底部gaa晶体管260a包括比顶部gaa晶体管260b更少数量的沟道层。此外，并非底部gaa晶体管260a的所有沟道层都夹在第一源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与介电隔离层241邻接并且变成“浮置”沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少的至少两个有源沟道层。在可选实施例中，底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的三个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长的第一堆叠件的有源沟道层的较少总数量，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。
169.实例xiii示出了使用方法500形成的结构和使用方法900形成的结构的组合的实施例。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括比底部gaa晶体管260a更少数量的沟道层。此外，并非顶部gaa晶体管260b的所有沟道层都夹在第二源极/漏极部件之间并且能够用作有源沟道层。至少最底部沟道层与cesl 250邻接并且变成“浮置”沟道层。因此，顶部gaa晶体管260b具有比底部gaa晶体管260a少至少两个的有源沟道层。在可选实施例中，顶部gaa晶体管260b可以具有比底部gaa晶体管260a少的三个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长和凹进的顶面的第二堆叠件的有源沟道层的较少总数量，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。
170.实例xiv示出了使用方法700形成的结构和使用方法900形成的结构的组合的实施
例。顶部gaa晶体管260b包括夹在第二源极/漏极部件之间的沟道层。底部gaa晶体管260a包括比顶部gaa晶体管260b更少数量的沟道层。此外，并非底部gaa晶体管260a的所有沟道层都夹在第一源极/漏极部件之间并且能够用作有源沟道层。至少最顶部沟道层与cesl 230邻接并且变成“浮置”沟道层。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b少至少两个的有源沟道层。在可选实施例中，底部gaa晶体管260a可以具有比顶部gaa晶体管260b少的三个或更多个有源沟道层。共用栅极结构包裹顶部gaa晶体管和底部gaa晶体管的每个沟道层。由于用于外延源极/漏极部件生长和凹进的顶面的第一堆叠件的有源沟道层的较少总数量，底部gaa晶体管260a的第一源极/漏极部件在高度和体积上小于顶部gaa晶体管260b的第二源极/漏极部件。
171.实例xv示出了通过方法1100形成工件的实施例。顶部gaa晶体管和底部gaa晶体管由介电隔离层242分隔开。顶部gaa晶体管和底部gaa晶体管的每个都有自己的栅极结构。底部gaa晶体管260a包括夹在第一源极/漏极部件之间的沟道层。顶部gaa晶体管260b包括夹在第二源极/漏极部件之间的沟道层。每个沟道层是有源沟道层。一个区别在于，底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的沟道层208。因此，底部gaa晶体管260a具有比顶部gaa晶体管260b多至少一个的有源沟道层。在各个实施例中，底部gaa晶体管260a可以具有两个或比顶部gaa晶体管260b多的有源沟道层。由于用于外延源极/漏极部件生长的较少沟道层，顶部gaa晶体管260b的第二源极/漏极部件在高度和体积上小于底部gaa晶体管260a的第一源极/漏极部件。可选地，在一些其它实施例中，顶部gaa晶体管260b可以具有比底部gaa晶体管260a多至少一个的有源沟道层。
172.现在参考图101a至图101b。取决于器件的性能需要，工件200可以具有不同区域，不同区域分别具有在堆叠的gaa晶体管对中具有相等或不同的有源沟道构件。在所示实施例中，区域i具有堆叠的gaa晶体管对，每个具有相等数量的有源沟道层，而区域ii具有堆叠的gaa晶体管对，其具有不同数量的有源沟道层。类似于实例i的结构在区域ii中示出，这是为了示例的目的而不是限制性的。例如，可以通过将方法100、300、500、700、900、1100或它们的组合中描述的工艺应用于区域ii在区域ii中形成图99a至图99b和图100a至图100c中的实例ii
‑
xv。
173.本发明的实施例提供了优势。本发明在不同实施例中为堆叠的配置中的晶体管提供不同数量的有源沟道层。通过在堆叠的配置中具有不同数量的有源沟道层，可以平衡来自堆叠的晶体管对的输出电流。此外，一个ic芯片可以包括两个区域，一个区域具有相同数量的有源沟道层的堆叠的gaa晶体管，并且另一区域具有不同数量的有源沟道层的堆叠的gaa晶体管，从而提供灵活性以在一个芯片上符合不同应用需求并且改善器件性能。此外，堆叠的晶体管形成方法可以容易地集成至现有的半导体制造工艺中。
174.在一个示例性方面，本发明涉及半导体器件。半导体器件包括：第一沟道层的堆叠件；第一源极/漏极(s/d)外延部件和第二源极/漏极外延部件，分别与第一沟道层的至少部分的相对侧相邻，其中，第一源极/漏极外延部件和第二源极/漏极外延部件具有第一导电类型；第二沟道层的堆叠件，堆叠在第一沟道层上方；以及第三源极/漏极(s/d)外延部件和第四源极/漏极外延部件，分别与第二沟道层的至少部分的相对侧相邻，其中，第三s/d外延部件和第四s/d外延部件具有第二导电类型，其中，第一沟道层的总有源沟道层数量与第二沟道层的总有源沟道层数量不同。在一些实施例中，第一沟道层和第二沟道层的总有源沟
道层数量的差值等于或大于二。在一些实施例中，半导体器件还包括：介电隔离层，将第一s/d外延部件、第二s/d外延部件、第三s/d外延部件和第四s/d外延部件中的至少一个与第一沟道层和第二沟道层中邻接的一个隔离。在一些实施例中，介电隔离层设置在第一沟道层和第二沟道层之间，其中，介电隔离层将第三s/d外延部件和第四s/d外延部件与邻接的第二沟道层的最底部沟道层隔离。
175.在一些实施例中，介电隔离层设置在第一沟道层的最顶部沟道层下方，其中，介电隔离层将第一s/d外延部件和第二s/d外延部件与邻接的第一沟道层的最底部沟道层隔离。在一些实施例中，第一s/d外延部件和第二s/d外延部件中的至少一个具有位于第一沟道层的最顶部沟道层下方的顶面。
176.在一些实施例中，第三s/d外延部件和第四s/d外延部件中的至少一个具有位于第二沟道层的最顶部沟道层下方的顶面。在一些实施例中，半导体器件还包括：第一电源轨，位于第一沟道层下面；以及第二电源轨，位于第二沟道层之上，其中，第一s/d外延部件和第三s/d外延部件电耦接至第一电源轨，并且第二s/d外延部件和第四s/d外延部件电耦接至第二电源轨。在一些实施例中，第三s/d外延部件直接位于第一s/d外延部件之上，并且第四s/d外延部件直接位于第二s/d外延部件之上。在一些实施例中，半导体器件还包括：栅极结构，包裹第一沟道层和第二沟道层的每个。在一些实施例中，第一导电类型和第二导电类型相反。
177.在另一示例性方面，本发明涉及半导体器件。半导体器件包括：衬底；第一晶体管，位于衬底上方，第一晶体管包括第一沟道层和邻接第一沟道层的有源构件的第一源极/漏极(s/d)；以及第二晶体管，位于第一晶体管上方，第二晶体管包括第二沟道层和邻接第二沟道层的有源构件的第二s/d部件，其中，第一沟道层的有源构件的数量与第二沟道层的有源构件的数量不同。在一些实施例中，第一沟道层的数量与第二沟道层的数量不同。在一些实施例中，第一沟道层的数量等于第二沟道层的数量。在一些实施例中，半导体器件还包括：栅极结构，包裹第一沟道层和第二沟道层的每个。在一些实施例中，半导体器件还包括：第一栅极结构，包裹第一沟道层的每个；第二栅极结构，包裹第二沟道层的每个；以及隔离层，设置在第一栅极结构和第二栅极结构之间。在一些实施例中，半导体器件还包括：电源轨，位于第一沟道层下面，其中，第一s/d部件和第二s/d部件电耦接至电源轨。
178.在又一示例性方面，本发明涉及方法。方法包括：接收包括衬底部分和位于衬底部分上方的堆叠件部分的工件，堆叠件部分包括由第一牺牲层交错的第一沟道层的第一堆叠件以及由第二牺牲层交错的第二沟道层的第二堆叠件，第二堆叠件位于第一堆叠件之上；由堆叠件部分和衬底部分形成鳍状结构，鳍状结构包括源极区域和漏极区域；在源极区域中形成第一源极部件以及在漏极区域中形成第一漏极部件；在第一源极部件和第一漏极部件上方沉积隔离层，隔离层邻接第二沟道层中的至少最底部一个；以及在源极区域中和隔离层上方形成第二源极部件以及在漏极区域中和隔离层上方形成第二漏极部件。在一些实施例中，方法还包括：使第二源极部件和第二漏极部件凹进至低于第二沟道层中的最顶部一个；以及在第二源极部件和第二漏极部件上方沉积介电层，介电层邻接第二沟道层中的最顶部一个。在一些实施例中，方法还包括：在第一堆叠件下面形成第一电源轨；在第二堆叠件之上形成第二电源轨；形成将第一源极部件和第二源极部件电耦接至第一电源轨的第一互连部件；以及形成将第一漏极部件和第二漏极部件电耦接至第二电源轨的第二互连部
件。
179.上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。