半导体存储装置的制作方法

半导体存储装置
1.相关申请
2.本技术享受以日本专利申请2020－149398号(申请日：2020年9月4日)以及美国专利申请17/190865(申请日：2021年3月3日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
3.以下记载的实施方式涉及半导体存储装置。


背景技术：

4.已知有如下半导体存储装置：具备基板、在与基板的表面交叉的方向上层叠的多个导电层、在这些多个导电层的层叠方向上延伸并与这些多个导电层对置的半导体层、以及设置于导电层以及半导体层之间的栅极绝缘膜。栅极绝缘膜具备例如氮化硅膜(sin)或浮栅等能够存储数据的存储部。


技术实现要素：

5.本发明要解决的课题是提供适宜动作的半导体存储装置。
6.一实施方式的半导体存储装置具备：在第1方向上排列的第1导电层以及第2导电层；多个第1半导体层，在第1导电层以及第2导电层之间与第1导电层对置，在与第1方向交叉的第2方向上排列设置；第1电荷累积层，在第1方向上设置于多个第1半导体层以及第1导电层之间，遍及多个第1半导体层与第1导电层之间的多个区域而在第2方向上延伸；以及第1绝缘层，在第1方向上设置于多个第1半导体层以及第1电荷累积层之间。第1绝缘层具备：第1区域，在第1方向上与第1半导体层的第2方向上的一端部对置；第2区域，在第1方向上与第1半导体层的第2方向上的另一端部对置；以及第3区域，在第2方向上设置于第1区域以及第2区域之间。第1区域以及第2区域中的氮的浓度低于第3区域中的氮的浓度。
附图说明
7.图1是第1实施方式的半导体存储装置的示意性的等价电路图。
8.图2是该半导体存储装置的示意性的立体图。
9.图3的(a)是与图2的用a－a
′
线表示的部分的截面对应的示意性的俯视图，图3的(b)是与图3的(a)用b－b
′
线表示的部分的截面对应的示意性的剖视图。
10.图4是与图3的(a)的存储单元构造mus及其附近对应的部分的示意性的放大图。
11.图5是表示该半导体存储装置的制造方法的示意性的俯视图以及剖视图。
12.图6是表示该制造方法的示意性的俯视图以及剖视图。
13.图7是表示该制造方法的示意性的俯视图以及剖视图。
14.图8是表示该制造方法的示意性的俯视图以及剖视图。
15.图9是表示该制造方法的示意性的俯视图以及剖视图。
16.图10是表示该制造方法的示意性的俯视图以及剖视图。
17.图11是表示该制造方法的示意性的俯视图以及剖视图。
18.图12是表示该制造方法的示意性的俯视图以及剖视图。
19.图13是表示该制造方法的示意性的俯视图以及剖视图。
20.图14是表示该制造方法的示意性的俯视图以及剖视图。
21.图15是表示该制造方法的示意性的俯视图以及剖视图。
22.图16是表示该制造方法的示意性的俯视图以及剖视图。
23.图17是表示该制造方法的示意性的俯视图以及剖视图。
24.图18是表示该制造方法的示意性的俯视图以及剖视图。
25.图19是表示该制造方法的示意性的俯视图以及剖视图。
26.图20是表示比较例的半导体存储装置的一部分结构的示意性的俯视图。
27.图21是表示变形例的半导体存储装置的一部分结构的示意性的俯视图。
具体实施方式
28.接着，参照附图对实施方式的半导体存储装置进行详细的说明。另外，这些实施方式只不过是一例，并不是为了限定本发明而表示的。
29.此外，各附图是示意性的，有省略一部分结构等的情况。此外，有对于各实施方式中共同的部分赋予共同的附图标记并省略说明的情况。
30.此外，在本说明书中，将与基板的表面平行的规定的方向称为x方向，将与基板的表面平行且与x方向垂直的方向称为y方向，将与基板的表面垂直的方向称为z方向。
31.此外，在本说明书中，有将沿着规定的面的方向称为第1方向、将沿着该规定的面而与第1方向交叉的方向称为第2方向、将与该规定的面交叉的方向称为第3方向的情况。这些第1方向、第2方向及第3方向既可以与x方向、y方向及z方向中的某一个对应，也可以不对应。
32.此外，在本说明书中，“上”及“下”等的表现以基板为基准。例如，将沿着上述第1方向从基板远离的朝向称为上，将沿着第1方向接近基板的朝向称为下。此外，在关于某结构说到下表面或下端的情况下，意味着该结构的基板侧的面或端部，在说到上表面或上端的情况下，意味着该结构的与基板相反侧的面或端部。此外，将与第2方向或第3方向交叉的面称为侧面等。
33.此外，在本说明书中，关于结构、部件等，在说到规定方向的“宽度”或“厚度”的情况下，意味着通过sem(scanning electron microscopy：扫描电子显微镜)或tem(transmission electron microscopy：透射电子显微镜)等观察到的截面等中的宽度或厚度。
34.[第1实施方式]
[0035]
[构成]
[0036]
图1是第1实施方式的半导体存储装置的示意性的等价电路图。
[0037]
本实施方式的半导体存储装置具备存储单元阵列mca和对存储单元阵列mca进行控制的周边电路pc。
[0038]
存储单元阵列mca具备多个存储单元mu。这些多个存储单元mu分别具备在电气上
独立的两个存储串msa、msb。这些存储串msa、msb的一端分别连接于漏极侧选择晶体管std，并经由这些连接于共用的位线bl。存储串msa、msb的另一端连接于共用的源极侧选择晶体管sts，并经由这些连接于共用的源极线sl。
[0039]
存储串msa、msb分别具备串联连接的多个存储单元mc。存储单元mc是具备半导体层、栅极绝缘膜和栅极电极的场效应型晶体管。半导体层作为沟道区域发挥功能。栅极绝缘膜具备能够存储数据的电荷累积层。存储单元mc的阈值电压根据电荷累积层中的电荷量而变化。栅极电极是字线wl的一部分。
[0040]
选择晶体管(std、sts)是具备半导体层、栅极绝缘膜和栅极电极的场效应型晶体管。半导体层作为沟道区域发挥功能。漏极侧选择晶体管std的栅极电极是漏极选择栅极线sgd的一部分。源极侧选择晶体管sts的栅极电极是源极侧选择栅极线sgs的一部分。
[0041]
周边电路pc生成例如读出动作、写入动作、删除动作所需的电压，并向位线bl、源极线sl、字线wl以及选择栅极线(sgd、sgs)施加。周边电路pc例如包括行解码器、读出放大器模块、电压生成电路、定序器以及各种寄存器等的电路。周边电路pc例如由设置于半导体基板上的多个晶体管以及布线构成。
[0042]
接着，参照图2以及图3对本实施方式的半导体存储装置的示意性的构成例进行说明。图2是该半导体存储装置的示意性的立体图。图3的(a)是与图2的用a－a
′
线表示的部分的截面对应的示意性的俯视图。图3的(b)是与图3的(a)的用b－b
′
线表示的部分的截面对应的示意性的剖视图。图2以及图3中省略一部分的结构。
[0043]
例如如图2所示，本实施方式的半导体存储装置具备基板110、设置于基板110的上方的存储单元阵列mca。
[0044]
基板110例如是单晶硅(si)等的半导体基板。基板110具备例如在半导体基板的上表面具有n型杂质层、进而在该n型杂质层中具有p型杂质层的双重阱构造。另外，在基板110的表面，例如也可以设置构成周边电路pc的晶体管及布线等。
[0045]
存储单元阵列mca具备在y方向上配设的多个层叠体构造ls。层叠体构造ls具备在z方向上层叠的多个导电层120。在这些层叠体构造ls之间设有存储器沟槽构造mt。层叠体构造ls以及存储器沟槽构造mt在y方向上交替地配设。存储器沟槽构造mt例如如图3的(a)所示，具备在x方向上配设的多个存储单元构造mus以及存储单元间构造imus。存储单元构造mus具备半导体层130、栅极绝缘层140的一部分、以及绝缘层150的一部分。存储单元间构造imus具备栅极绝缘层140的一部分以及绝缘层150的一部分。此外，例如如图2所示，半导体层130的下端连接于布线层160。
[0046]
导电层120是沿x方向延伸的大致板状的导电层，例如是氮化钛(tin)与钨(w)的层叠膜、或被注入了杂质的多晶硅(p－si)等的导电层。这些导电层120分别作为字线wl以及存储单元mc(图1)的栅极电极发挥功能。
[0047]
在多个导电层120的下方，设有例如包含与导电层120相同的材料的导电层121(图2)。导电层121作为源极侧选择栅极线sgs以及源极侧选择晶体管sts(图1)的栅极电极发挥功能。
[0048]
在多个导电层120之间、最下层的导电层120及导电层121之间、以及导电层121及布线层160之间，设有氧化硅(sio2)等的绝缘层122。
[0049]
另外，在以下的说明中，有将在y方向上排列的两个层叠体构造ls之中的一方称为
层叠体构造lsa、将另一方称为层叠体构造lsb的情况。此外，有将层叠体构造lsa所包含的导电层120称为第1导电层120a、将层叠体构造lsb所包含的导电层120称为第2导电层120b的情况。
[0050]
半导体层130例如如图3的(a)所示，与在x方向上排列的多个存储单元构造mus对应地在x方向上排列。半导体层130例如是无掺杂的多晶硅(si)等的半导体层。半导体层130例如如图2所示，具备设置于层叠体构造lsa以及绝缘层150之间的第1半导体层130a、设置于层叠体构造lsb以及绝缘层150之间的第2半导体层130b、设置于第1半导体层130a以及第2半导体层130b的下端的第3半导体层130c、以及设置于第1半导体层130a以及第2半导体层130b的上端的第4半导体层130d。
[0051]
第1半导体层130a在x方向上排列设有多个，分别沿z方向延伸并与多个第1导电层120a对置。第1半导体层130a作为存储串msa(图1)中包含的多个存储单元mc的沟道区域发挥功能。
[0052]
第2半导体层130b在x方向上排列设有多个，分别沿z方向延伸并与多个第2导电层120b对置。第2半导体层130b作为存储串msb(图1)中包含的多个存储单元mc的沟道区域发挥功能。
[0053]
第4半导体层130d例如如图2所示，连接于第1半导体层130a以及第2半导体层130b。第4半导体层130d连接于钨(w)等的位线接触件blc、铜(cu)等的位线bl。
[0054]
此外，例如如图2例示那样，在半导体层130的下方设有半导体层133。半导体层133连接于第3半导体层130c。半导体层133设置于在y方向上相邻的两个导电层121之间，与这些两个导电层121对置。半导体层133是多晶硅(p－si)等的半导体层，作为源极侧选择晶体管sts(图1)的沟道区域发挥功能。在半导体层133以及导电层121之间，设有氧化硅(sio2)等的绝缘层135。
[0055]
栅极绝缘层140具备第1栅极绝缘层140a和第2栅极绝缘层140b。
[0056]
第1栅极绝缘层140a在第1半导体层130a与在z方向上排列的多个第1导电层120a之间设置于层叠体构造ls的y方向的一方侧的侧面，沿z方向延伸。此外，第1栅极绝缘层140a遍及多个第1半导体层130a与第1导电层120a之间的多个区域而沿x方向延伸。第1栅极绝缘层140a例如如图3的(a)所示，具备第1绝缘层141a、第1电荷累积层142a以及第1块绝缘层143a。
[0057]
第2栅极绝缘层140b在第2半导体层130b与在z方向上排列的多个第2导电层120b之间设置于层叠体构造ls的y方向的另一方侧的侧面，沿z方向延伸。此外，第2栅极绝缘层140b遍及多个第2半导体层130b与第2导电层120b之间的多个区域而沿x方向延伸。第2栅极绝缘层140b例如如图3的(a)所示，具备第2绝缘层141b、第2电荷累积层142b以及第2块绝缘层143b。
[0058]
第1绝缘层141a以及第2绝缘层141b例如包含氮氧化硅(sion)等的绝缘层。第1电荷累积层142a以及第2电荷累积层142b例如包含氮化硅(sin)等的绝缘层。第1块绝缘层143a以及第2块绝缘层143b例如包含氧化硅(sio2)等的绝缘层。
[0059]
在此，使用图4对第1绝缘层141a以及第2绝缘层141b进行详细的说明。图4是图3的(a)的存储单元构造mus及其附近所对应的部分的示意性的放大图。
[0060]
第1绝缘层141a具备与在x方向上排列的多个存储单元构造mus对应地设置的多个
高氮浓度区域、以及与在x方向排列的多个存储单元间构造imus对应地设置的多个低氮浓度区域。例如图4中，作为与在x方向上相邻的两个存储单元间构造imus对应的两个低氮浓度区域，例示了第1区域141a_1和第2区域141a_2。此外，作为设置于这些低氮浓度区域之间的高氮浓度区域，例示了第3区域141a_3。各高氮浓度区域的x方向上的宽度x
141a
_3小于第1半导体层130a的x方向上的宽度x
130a
。此外，各低氮浓度区域的x方向上的端部与在x方向上相邻的两个第1半导体层130a的y方向上的侧面对置。例如，图4所例示的存储单元构造mus中，第1区域141a_1的x方向上的端部与第1半导体层130a的x方向上的一端部的y方向上的侧面相接。此外，第2区域141a_2的x方向上的位置与第1半导体层130a的x方向上的另一端部的y方向上的侧面相接。低氮浓度区域(例如，第1区域141a_1以及第2区域141a_2)中的氮的浓度低于高氮浓度区域(例如，第3区域141a_3)中的氮的浓度。
[0061]
低氮浓度区域(例如，第1区域141a_1以及第2区域141a_2)也可以包含与高氮浓度区域(例如，第3区域141a_3)相比氮含量低的氮氧化硅(sion)。此外，低氮浓度区域(例如，第1区域141a_1以及第2区域141a_2)也可以包含氧化硅(sio2)。
[0062]
第2绝缘层141b具备与在x方向上排列的多个存储单元构造mus对应地设置的多个高氮浓度区域、以及与在x方向上排列的多个存储单元间构造imus对应地设置的多个低氮浓度区域。例如图4中，作为与在x方向上相邻的两个存储单元间构造imus对应的两个低氮浓度区域，例示了第4区域141b_4和第5区域141b_5。此外，作为设置于这些低氮浓度区域之间的高氮浓度区域，例示了第6区域141b_6。各高氮浓度区域的x方向上的宽度x
141b
_6小于第2半导体层130b的x方向上的宽度x
130b
。此外，各低氮浓度区域的x方向上的端部与在x方向上相邻的两个第2半导体层130b的y方向上的侧面对置。例如，图4所例示的存储单元构造mus中，第4区域141b_4的x方向上的端部与第2半导体层130b的x方向上的一端部的y方向上的侧面相接。此外，第5区域141b_5的x方向上的位置与第2半导体层130b的x方向上的另一端部的y方向上的侧面相接。低氮浓度区域(例如，第4区域141b_4以及第5区域141b_5)中的氮的浓度低于高氮浓度区域(例如，第6区域141b_6)中的氮的浓度。
[0063]
低氮浓度区域(例如，第4区域141b_4以及第5区域141b_5)也可以包含与高氮浓度区域(例如，第6区域141b_6)相比氮含量低的氮氧化硅(sion)。此外，低氮浓度区域(例如，第4区域141b_4以及第5区域141b_5)也可以包含氧化硅(sio2)。
[0064]
另外，高氮浓度区域以及低氮浓度区域的位置、范围、以及这些区域中的氮浓度能够利用eds(energy dispersive x-ray spectroscopy：能量色散x射线谱)法等对其组成进行分析来测定。
[0065]
绝缘层150设置于存储器沟槽构造mt的y方向上的中央部，沿x方向以及z方向延伸。例如如图3的(b)所示，绝缘层150之中的、存储单元构造mus所包含的部分的y方向上的宽度，小于绝缘层150之中的、存储单元间构造imus所包含的部分的y方向上的宽度。绝缘层150例如是氧化硅(sio2)等的绝缘层。
[0066]
布线层160(图2)是沿x方向以及y方向延伸的板状的导电层。布线层160例如是被注入了杂质的多晶硅(si)等的导电层，作为源极线sl(图1)发挥功能。另外，源极线sl的构造能够适当变更。例如，源极线sl也可以是基板110的表面的一部分。此外，源极线sl也可以包含氮化钛(tin)以及钨(w)等的金属层。此外，源极线sl既可以连接于半导体层130的下端，也可以连接于半导体层130的y方向的侧面。
[0067]
[制造方法]
[0068]
接着，参照图5～图19对本实施方式所涉及的半导体存储装置的制造方法进行说明。图5～图19中的(a)是用于对该制造方法进行说明的示意性的俯视图。图5～图19中的(b)是用于对该制造方法进行说明的示意性的剖视图，表示与图5～图19中的(a)中的d－d
′
线对应的截面。
[0069]
另外，在以下的说明中，有将第1绝缘层141a以及第2绝缘层141b称为绝缘层141的情况。此外，有将第1电荷累积层142a以及第2电荷累积层142b称为电荷累积层142的情况。此外，有将第1块绝缘层143a以及第2块绝缘层143b称为块绝缘层143的情况。
[0070]
如图5所示，该制造方法中，在未图示的基板的上方形成布线层160。此外，在布线层160的上表面，将多个绝缘层122以及牺牲层120a交替地层叠。此外，在最上层的牺牲层120a的上表面，形成绝缘层152。牺牲层120a例如由氮化硅(sin)等构成。绝缘层152例如由氧化硅(sio2)等构成。布线层160、绝缘层122、牺牲层120a以及绝缘层152的成膜例如通过cvd(chemical vapor deposition：化学气相沉积)等进行。
[0071]
接着，如图6所示，在绝缘层122、牺牲层120a以及绝缘层152形成开口mta。开口mta例如通过在图5所示的构造的上表面形成出在与开口mta对应的部分具有开口的绝缘层、并将其作为掩膜进行rie(reactive ion etching:反应离子蚀刻)等而形成。
[0072]
开口mta沿z方向延伸，将绝缘层122、牺牲层120a以及绝缘层152在y方向上分隔，使布线层160的上表面露出。
[0073]
接着，如图7所示，在开口mta的底面，形成半导体层133。半导体层133例如通过外延生长等而形成。
[0074]
接着，如图8所示，在绝缘层152的上表面、以及开口mta的底面及侧面，将块绝缘层143、电荷累积层142、绝缘层141以及非晶硅膜130a进行成膜。该工序例如通过cvd等方法进行。
[0075]
接着，如图9所示，将块绝缘层143、电荷累积层142、绝缘层141以及非晶硅膜130a之中的、设置于开口mta的底面部的部分除去，使半导体层133露出。该工序例如通过rie等进行。
[0076]
接着，如图10所示，在半导体层133的上表面、以及非晶硅膜130a的侧面及上表面，将非晶硅膜进行成膜。该工序例如通过cvd等方法进行。接着，进行热处理等，改良非晶硅膜130a的结晶构造，来形成多结晶硅(si)等的半导体层130b。
[0077]
接着，如图11所示，在开口mta的内部形成碳膜200，然后在碳膜200的上表面形成氧化膜等的硬掩膜hm，在硬掩膜hm形成开口ah。碳膜200的形成例如通过涂覆型碳膜材料的旋涂等进行。硬掩膜hm的形成例如通过cvd等进行。开口ah的形成例如通过光刻以及湿式蚀刻等方法进行。
[0078]
接着，如图12所示，将碳膜200之中的设置于与开口ah对应的位置的部分除去。该工序例如通过rie等进行。另外，该工序中，半导体层130b的一部分、绝缘层141的一部分、电荷累积层142的一部分、以及块绝缘层143的一部分也被除去，绝缘层152的一部分露出。
[0079]
接着，如图13所示，将半导体层130b之中的在开口ah露出的部分除去。该工序例如通过基于rie的各向同性蚀刻等进行。通过该工序，设置于半导体层130b的开口mta内的部分在x方向上被分隔，形成在x方向上排列的第1半导体层130a以及第2半导体层130b。
[0080]
接着，如图14所示，将绝缘层141之中的在开口ah露出的露出部分以及没有在开口ah露出的一部分的非露出部分进行氧化。该工序例如经由开口ah导入氧化剂并通过氧化处理等进行。另外，该氧化从绝缘层141之中的在开口ah露出的露出部分开始，进一步向没有在开口ah露出的非露出部分进行。该工序中进行氧化的区域为低氮浓度区域(例如，参照图4说明的第1区域141a_1、第2区域141a_2、第4区域141b_4、以及第5区域141b_5)。此外，该工序中没有进行氧化的区域为高氮浓度区域(例如，参照图4说明的第3区域141a_3以及第6区域141b_6)。
[0081]
接着，如图15所示，将硬掩膜hm以及碳膜200除去，在开口mta内部形成绝缘层150并埋入开口部。硬掩膜hm的除去例如通过湿式蚀刻等进行。碳膜200的除去例如通过灰化等进行。绝缘层150的形成例如通过cvd等进行。
[0082]
接着，如图16所示，从图15所示的构造的上表面除去绝缘层150、第1半导体层130a及第2半导体层130b、绝缘层141、电荷累积层142、以及块绝缘层143的一部分，然后在构造的上表面形成绝缘层153。该除去工序例如通过rie等进行。绝缘层153的形成例如通过cvd等进行。
[0083]
接着，如图17所示，经由未图示的开口将多个牺牲层120a除去。该工序例如通过湿式蚀刻等进行。
[0084]
接着，如图18所示，经由未图示的开口在半导体层133的侧面形成绝缘层135。该工序例如通过氧化处理等进行。
[0085]
接着，如图19所示，经由未图示的开口在沿z方向排列的绝缘层122之间形成导电层120以及导电层121。该工序例如通过cvd以及湿式蚀刻等进行。
[0086]
然后，将第1半导体层130a以及第2半导体层130b的上端除去，在除去后的部分形成第4半导体层130d，然后，形成钨(w)等的位线接触件blc、铜(cu)等的位线bl。由此，形成如参照图2说明的那样的构造。
[0087]
[效果]
[0088]
图20中表示比较例的半导体存储装置的结构。比较例的半导体存储装置代替存储器沟槽构造mt而具备存储器沟槽构造mt
′
。存储器沟槽构造mt
′
具备在x方向上配设的多个存储单元构造mus
′
以及存储单元间构造imus
′
。存储单元构造mus
′
代替第1半导体层130a、第2半导体层130b、栅极绝缘层140的一部分以及绝缘层150的一部分而具备第1半导体层130a
′
、第2半导体层130b
′
、栅极绝缘层140
′
以及绝缘层150
′
。存储单元间构造imus
′
代替栅极绝缘层140的一部分以及绝缘层150的一部分而具备绝缘层151
′
。
[0089]
栅极绝缘层140
′
具备第1栅极绝缘层140a
′
和第2栅极绝缘层140b
′
。
[0090]
在此，第1实施方式的第1栅极绝缘层140a遍及多个第1半导体层130a与第1导电层120a之间的多个区域而沿x方向延伸。另一方面，比较例的第1栅极绝缘层140a
′
设置于多个第1半导体层130a
′
与第1导电层120a之间的多个区域的每一个，隔着存储单元间构造imus
′
而相互离开。
[0091]
此外，第1实施方式的第2栅极绝缘层140b遍及多个第2半导体层130b与第2导电层120b之间的多个区域而沿x方向延伸。另一方面，比较例的第2栅极绝缘层140b
′
设置于多个第2半导体层130b
′
与第2导电层120b之间的多个区域的每一个，隔开存储单元间构造imus
′
而相互离开。
[0092]
此外，第1栅极绝缘层140a
′
以及第2栅极绝缘层140b
′
分别代替第1绝缘层141a以及第2绝缘层141b而具备第1绝缘层141a
′
以及第2绝缘层141b
′
。第1绝缘层141a
′
的x方向上的宽度x
141a
′
与第1半导体层130a
′
的x方向上的宽度x
130a
′
为相同程度。第2绝缘层141b
′
的x方向上的宽度x
141b
′
与第2半导体层130b
′
的x方向上的宽度x
130b
′
为相同程度。
[0093]
绝缘层150
′
设置于在x方向上排列的多个存储单元构造mus
′
的每一个，隔着存储单元间构造imus
′
而相互离开。
[0094]
绝缘层151
′
设置于在x方向上排列的多个存储单元间构造imus
′
的每一个，隔着存储单元构造mus
′
而相互离开。此外，绝缘层151
′
的y方向上的宽度y
151
′
大于存储单元构造mus
′
的y方向上的宽度y
mus
′
。
[0095]
在比较例的半导体存储装置的制造时，例如在参照图10的工序之后在开口mta内形成绝缘层150
′
。此外，在该构造的上表面形成形成有开口ah的硬掩膜hm(图11)。此外，通过使用了该硬掩膜hm的rie等手段，在与开口ah对应的部分形成贯通孔，将开口mta内的半导体层130b、绝缘层141、电荷累积层142、块绝缘层143以及绝缘层150
′
在x方向上分隔。此外，在上述贯通孔内形成绝缘层151
′
。
[0096]
根据这样的构造，能够在存储器沟槽构造mt内形成在电气上独立的两个存储串ms，能够提供存储容量大的半导体存储装置。
[0097]
但是，在这样的构造的制造时，在开口ah的构图时，有发生y方向的对准偏离的情况。如图20所示，在发生了y方向的对准偏离的情况下，例如相对于第1半导体层130a
′
的x方向上的宽度x
130a
′
，第2半导体层130b
′
的x方向上的宽度x
130b
′
变短，导致形成于存储器沟槽构造mt的两侧面的两个存储串ms的特性变得不同，成为存储器特性不均匀的原因。
[0098]
此外，如果考虑这样的开口ah相对于存储器沟槽构造mt的、y方向的对准偏离裕度(margin)，则无法将相邻的存储器沟槽构造mt的分离距离设计得短。因此，在如比较例那样的构造中，难以实现存储器构造的微细化、高集成化。
[0099]
因此，在第1实施方式的半导体存储装置的制造时，在参照图13说明的工序中不将栅极绝缘层140在x方向上分隔，而仅将半导体层130有选择地分隔。在这样的构造中，不需要考虑相对于存储器沟槽构造mt的y方向的对准偏离裕度，因此能够将在y方向上相邻的存储器沟槽构造mt的分离距离设计得小，能够实现存储单元尺寸的微细化。
[0100]
此外，在如本实施方式那样第1半导体层130a以及第2半导体层130b在x方向上被分隔的构造的情况下，如果对第1导电层120a以及第2导电层120b施加栅极电压，则第1半导体层130a以及第2半导体层130b的x方向两端部上会集中高强度的电场，有这些两端部成为所谓的寄生晶体管的情况。即，有与x方向两端部对应的寄生晶体管的阈值电压变得小于与其以外的部分对应的晶体管的阈值电压的情况。在这样的情况下，与x方向两端部对应的寄生晶体管以与其以外的部分对应的晶体管相比更低的电压导通，因而有与存储单元mc的栅极电压施加对应的导通特性分为2阶段的课题。
[0101]
因此，本实施方式中，如图4所示，将第1绝缘层141a以及第2绝缘层141b的、与第1半导体层130a以及第2半导体层130b的x方向上的两端部对置的部分(包含第1区域141a_1、第2区域141a_2、第4区域141b_4、以及第5区域141b_5的高氮浓度区域)中的氮浓度形成为比第1绝缘层141a以及第2绝缘层141b的、与第1半导体层130a以及第2半导体层130b的其他部分对置的部分(包含第3区域141a_3以及第6区域141b_6的低氮浓度区域)低。
[0102]
低氮浓度区域的电子注入效率小于高氮浓度区域的电子注入效率。因而，根据第1实施方式的半导体存储装置，能够避免高强度的电场集中在第1半导体层130a以及第2半导体层130b的x方向上的两端部，并抑制寄生晶体管的动作。由此，抑制对于存储单元mc的电压的2阶段特性化，能够提供适宜动作的半导体存储装置。
[0103]
[第1实施方式的变形例]
[0104]
图21中表示第1实施方式的结构的变形例。图21是例示本变形例的半导体存储装置的一部分结构的示意性的俯视图。
[0105]
本变形例的存储单元构造mus以及存储单元间构造imus基本上与第1实施方式同样地构成。但是，本变形例的半导体存储装置代替第1电荷累积层142a以及第2电荷累积层142b而具备第1电荷累积层142a
″
以及第2电荷累积层142b
″
。
[0106]
第1电荷累积层142a
″
具备与在x方向上排列的多个存储单元构造mus对应地设置的多个高氮浓度区域、以及与在x方向上排列的多个存储单元间构造imus对应地设置的多个低氮浓度区域。例如图21中，作为在x方向上相邻的两个存储单元间构造imus所对应的两个低氮浓度区域，例示了第7区域142a
″
_7和第8区域142a
″
_8。此外，作为设置于这些低氮浓度区域间的高氮浓度区域，例示了第9区域142a
″
_9。各高氮浓度区域的x方向上的宽度x
142a
″
_9小于第1半导体层130a的x方向上的宽度x
130a
。此外，各低氮浓度区域的x方向上的端部与在x方向上相邻的两个第1半导体层130a的y方向上的侧面对置。例如，图21中例示的存储单元构造mus中，第7区域142a
″
_7的x方向上的端部与第1半导体层130a的x方向上的一端部的y方向上的侧面对置。此外，第8区域142a
″
_8的x方向上的位置与第1半导体层130a的x方向上的另一端部的y方向上的侧面对置。低氮浓度区域(例如，第7区域142a
″
_7以及第8区域142a
″
_8)中的氮的浓度低于高氮浓度区域(例如，第9区域142a
″
_9)中的氮的浓度。
[0107]
低氮浓度区域(例如，第7区域142a
″
_7以及第8区域142a
″
_8)也可以包含与高氮浓度区域(例如，第9区域142a
″
_9)相比氮含量低的氮氧化硅(sion)。此外，低氮浓度区域(例如，第7区域142a
″
_7以及第8区域142a
″
_8)也可以包含氧化硅(sio2)。
[0108]
第2电荷累积层142b
″
具备与在x方向上排列的多个存储单元构造mus对应地设置的多个高氮浓度区域、以及与在x方向上排列的多个存储单元间构造imus对应地设置的多个低氮浓度区域。例如图21中，作为在x方向上相邻的两个存储单元间构造imus所对应的两个低氮浓度区域，例示了第10区域142b
″
_10和第11区域142b
″
_11。此外，作为设置于这些低氮浓度区域间的高氮浓度区域，例示了第12区域142b
″
_12。各高氮浓度区域的x方向上的宽度x
142b
″
_
12
小于第2半导体层130b的x方向上的宽度x
130b
。此外，各低氮浓度区域的x方向上的端部与在x方向上相邻的两个第2半导体层130b的y方向上的侧面对置。例如，在图21中例示的存储单元构造mus中，第10区域142b
″
_10的x方向上的端部与第2半导体层130b的x方向上的一端部的y方向上的侧面对置。此外，第11区域142b
″
_11的x方向上的位置与第2半导体层130b的x方向上的另一端部的y方向上的侧面对置。低氮浓度区域(例如，第10区域142b
″
_10以及第11区域142b
″
_11)中的氮的浓度低于高氮浓度区域(例如，第12区域142b
″
_12)中的氮的浓度。
[0109]
低氮浓度区域(例如，第10区域142b
″
_10以及第11区域142b
″
_11)也可以包含与高氮浓度区域(例如，第12区域142b
″
_12)相比氮含量低的氮氧化硅(sion)。此外，低氮浓度区域(例如，第10区域142b
″
_10以及第11区域142b
″
_11)也可以包含氧化硅(sio2)。
[0110]
[其他实施方式]
[0111]
以上，例示了第1实施方式的半导体存储装置。但是，以上的结构只不过是例示，具体的结构等可以适当调整。
[0112]
例如，在第1实施方式及其变形例中，示出了图4以及图21所示的低氮浓度区域(第1区域141a_1、第2区域141a_2、第4区域141b_4、以及第5区域141b_5)在图14说明的工序中通过经由开口ah的氧化处理而形成的例子。但是，执行用于形成低氮浓度区域的氧化处理的定时可以适当调整。例如，也可以省略参照图14说明的工序，在比图14所示的工序靠后的工序中进行用于形成低氮浓度区域的氧化处理。
[0113]
此外，例如，在第1实施方式及其变形例中，示出了在参照图14说明的工序中通过经由开口ah的氧化处理来形成低氮浓度区域(第1区域141a_1、第2区域141a_2、第4区域141b_4、以及第5区域141b_5)例子。但是，也可以通过氧化处理以外的方法形成低氮浓度区域。例如，也可以在执行参照图13说明的工序之后，通过经由开口ah的湿式蚀刻等方法来除去绝缘层141的一部分。此外，也可以通过cvd等方法，在与低氮浓度区域(第1区域141a_1、第2区域141a_2、第4区域141b_4、以及第5区域141b_5)对应的位置填入氮浓度比高氮浓度区域(第3区域141a_3以及第6区域141b_6)中的氮浓度低的材料。
[0114]
[其他]
[0115]
说明了本发明的几个实施方式，但这些实施方式是作为例子来提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。
[0116]
附图标记说明
[0117]
110
……
基板，120
……
导电层，120a
……
第1导电层，120b
……
第2导电层，130
……
半导体层，130a
……
第1半导体层，130b
……
第2半导体层，141
……
绝缘层，141a
……
第1绝缘层，141b
……
第2绝缘层，142
……
电荷累积层，142a
……
第1电荷累积层，142b
……
第2电荷累积层，143
……
块绝缘层，150
……
绝缘层，160
……
布线层。