半导体结构及其制作方法与流程

本技术实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

背景技术：

1、随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。

2、利用垂直的全环绕栅极(gaa，gate-all-around)晶体管结构作为动态存储器选择晶体管(access transistor)时，其占据的面积可以达到4f2(f：在给定工艺条件下可获得的最小图案尺寸)，原则上可以实现更高的密度效率，但是由于栅电极层与半导体层之间间距的减小，栅诱导漏极泄漏电流(gidl，gate-induced drain leakage)对半导体结构电学性能的影响增大。

技术实现思路

1、本技术实施例提供一种半导体结构及其制作方法，至少有利于降低半导体结构的漏极泄漏电流。

2、根据本技术一些实施例，本技术实施例一方面提供一种半导体结构的制作方法，包括：提供基底，所述基底包括多个间隔排布的半导体层以及位于相邻所述半导体层之间的隔离层，所述半导体层以及所述隔离层内具有沟槽，所述半导体层分别沿第一方向和第二方向间隔分布，所述沟槽沿第二方向延伸，且所述沟槽沿第一方向间隔设置，所述第二方向与所述第一方向不同，所述沟槽包括自所述沟槽底部指向所述沟槽顶部方向依次分布的第一区、第二区和第三区；在所述第一区和所述第二区的所述沟槽内壁形成牺牲层；在所述牺牲层表面形成填充满所述沟槽的绝缘层，且所述绝缘层还露出所述隔离层的至少部分表面；去除所述第二区的所述牺牲层，且去除第一厚度的所述隔离层，以形成环绕所述半导体层的孔隙，所述孔隙露出所述半导体层的部分侧壁；在露出的所述半导体层的侧壁形成栅介质层；在部分所述栅介质层上形成第一栅电极层，所述第一栅电极层还位于剩余所述隔离层顶面；在剩余所述栅介质层上形成第二栅电极层，所述第二栅电极层的功函数值与所述第一栅电极层的功函数值不同，且所述第一栅电极层以及所述第二栅电极层在沿所述第一区指向所述第三区的方向上堆叠。

3、另外，形成所述牺牲层以及所述绝缘层的工艺步骤包括：形成牺牲膜，所述牺牲膜位于所述沟槽的整个内壁；在所述牺牲膜上形成填充满所述沟槽的第一绝缘层；去除位于所述第三区的所述沟槽内壁的所述牺牲膜，剩余所述牺牲膜作为所述牺牲层；在所述第三区的所述沟槽内壁形成第二绝缘层，且所述第二绝缘层还位于所述第一绝缘层侧壁，所述第二绝缘层以及所述第一绝缘层作为所述绝缘层。

4、另外，在去除所述第三区的所述沟槽内壁的所述牺牲膜的同时，还去除第二厚度的所述隔离层，剩余所述隔离层露出所述半导体层的部分侧壁；形成所述第二绝缘层的工艺步骤中，所述第二绝缘层还位于剩余所述隔离层露出的所述半导体层的侧壁上。

5、另外，采用湿法刻蚀工艺刻蚀去除所述第三区的所述沟槽内壁的所述牺牲膜，且所述湿法刻蚀工艺对所述隔离层与所述牺牲膜的刻蚀速率相同。

6、另外，形成所述第二绝缘层的工艺步骤包括：形成绝缘膜，所述绝缘膜填充满所述第三区的所述沟槽内壁与所述第一绝缘层之间的区域，且还位于剩余所述隔离层顶面以及露出的所述半导体层的侧壁，且还位于所述半导体层顶面；回刻蚀所述绝缘膜，去除高于所述半导体层顶面的绝缘膜，且还去除所述隔离层顶面的至少部分所述绝缘膜，剩余所述绝缘膜作为所述第二绝缘层。

7、另外，形成所述牺牲层的工艺步骤包括：形成牺牲膜，所述牺牲膜覆盖所述沟槽的整个内壁，且还位于所述半导体层的顶面；回刻蚀所述牺牲膜，刻蚀去除位于所述沟槽底部、所述半导体层顶面以及所述第三区的所述沟槽内壁的所述牺牲膜，剩余所述牺牲膜作为所述牺牲层。

8、另外，在回刻蚀所述牺牲膜的工艺步骤中，还去除第二厚度的所述隔离层，相邻所述半导体层与剩余所述隔离层之间围成开口；形成绝缘层的工艺步骤包括：在所述牺牲层上形成填充满所述沟槽的绝缘膜，所述绝缘膜还填充满所述开口；去除位于所述开口内的至少部分所述绝缘膜，以露出剩余所述隔离层的至少部分顶面，剩余所述绝缘膜和第一绝缘层作为所述绝缘层。

9、另外，回刻蚀所述牺牲膜的工艺步骤中，还包括：去除所述第二区的所述牺牲层；形成栅介质层的工艺步骤包括：至少在所述第二区和所述第三区的所述沟槽内壁形成介质层，位于所述第二区的所述沟槽内壁的所述介质层作为所述栅介质层。

10、另外，在形成所述绝缘层之前，还包括：对低于所述沟槽底部的所述半导体层进行第一金属化处理，以将部分厚度所述半导体层转化为位线，且所述位线沿所述第一方向延伸，所述位线的材料为金属半导体化合物。

11、另外，形成所述牺牲层的工艺步骤包括：在所述沟槽所有内壁形成牺牲膜；所述第一金属化处理包括：在所述牺牲膜表面形成金属层，且所述金属层还位于所述沟槽底部；进行退火处理，以使所述金属层与所述半导体层进行反应，以形成所述位线；去除未发生反应的剩余所述金属层。

12、另外，所述制作方法还包括：在形成所述牺牲层之后，对高于所述第二栅电极层顶面的所述半导体层进行第二金属化处理，以形成金属硅化物层。

13、另外，在同一工艺步骤中进行所述第一金属化处理以及所述第二金属化处理。

14、根据本技术一些实施例，本技术实施例另一方面还提供一种半导体结构，包括：基底，所述基底包括多个间隔排布的半导体层以及位于相邻所述半导体层之间的隔离层，所述半导体层以及所述隔离层内具有沟槽，所述半导体层沿第一方向延伸，所述沟槽沿第二方向延伸，所述第二方向与所述第一方向不同，所述沟槽包括自所述沟槽底部指向所述沟槽顶部方向依次分布的第一区、第二区和第三区；牺牲层，所述牺牲层位于所述第一区的所述沟槽内壁；栅介质层、第一栅电极层以及第二栅电极层，所述第一栅电极层和所述第二栅电极层均位于所述栅介质层上，并共同位于所述第二区的所述沟槽和环绕所述半导体层，且所述第一栅电极层还位于所述隔离层顶面，所述第二栅电极层和所述第一栅电极层在沿所述第一区指向所述第三区的方向上堆叠，且所述第二栅电极层的功函数值与所述第一栅电极层的功函数值不同；绝缘层，所述绝缘层位于所述沟槽内且隔离位于同一所述沟槽内的相对的两个所述栅电极层，所述绝缘层还位于填充满所述第三区的所述沟槽。

15、另外，位于所述第一栅电极层正下方的所述隔离层顶面与所述牺牲层顶面齐平。

16、另外，所述半导体结构还包括：沿所述第一方向延伸的位线，所述位线位于所述沟槽底部以及相邻所述沟槽底部正下方，所述位线的材料为金属半导体化合物。

17、本技术实施例提供的技术方案至少具有以下优点：

18、上述技术方案中，在沿第一区指向第三区的方向上，在栅介质层上依次堆叠形成第一栅电极层和第二栅电极层，且第二栅电极层的功函数值与第一栅电极层的功函数值不同，如此，有利于通过调整第二栅电极层的功函数值和第一栅电极层的功函数值，以及第一栅电极层相对于第二栅电极层的尺寸比例，降低由第一栅电极层和第二栅电极层共同构成的栅电极层的功函数值，以降低栅电极层的功函数值与半导体层的功函数值之间的差异，一方面，有利于降低栅电极层与半导体层相对应处的横向电场，降低gidl，从而有利于提高沟道区的导通/关断比例，以提高控制沟道区导通/关断的灵敏度；另一方面，有利于在降低晶体管的阈值电压的同时，使得栅电极层适用于不同类型的晶体管，从而有利于减少半导体结构的制备工序和降低制备成本。

19、此外，在基底上形成垂直的gaa晶体管，且位线位于基底与gaa晶体管之间，因而可以构成3d堆叠的半导体结构，有利于提高半导体结构的集成密度。而且，通过形成孔隙，在孔隙露出的半导体层侧壁依次形成栅介质层和栅电极层，有利于通过自对准的方式在孔隙中形成尺寸精确的栅介质层和栅电极层，有利于简化栅介质层和栅电极层的形成步骤，且通过调控孔隙的尺寸，即可获得小尺寸的栅介质层和栅电极层。