一种减小寄生电阻的芯片封装结构的制作方法

1.本发明属于芯片领域，特别涉及一种减小寄生电阻的芯片封装结构。


背景技术：

2.芯片级的esd保护电路，用于有效泄放esd电流。在这方面，为了减小地上的寄生阻抗以便提升芯片性能，现有技术中往往会在芯片上设置多个地电路，但多个地电路会增加芯片的成本。
3.本领域亟需一种既确保esd保护又兼顾芯片成本的芯片封装结构。


技术实现要素：

4.有鉴于此，本发明提出一种芯片的封装结构，其特征在于：
5.所述芯片的封装结构包括地电路，且所述地电路设置有对应的地pad，其中，
6.所述地电路的地pad上打有引线并通过引线连接到芯片的封装框架上，从而将芯片内的地引到芯片的封装框架的引脚上以减小寄生电阻。
7.优选的，
8.芯片的vdd箝位电压电路，与所述地电路的电路结构相同，也设置有对应于vdd箝位电压电路的地pad。
9.优选的，
10.所述地电路的一端连接芯片内部电源线，该端为vdda5端；
11.所述地电路的另一端连接其地pad，该端为vssa端。
12.优选的，
13.所述vdd箝位电压电路的一端连接其地pad，该端为vdda5端；
14.所述vdd箝位电压电路的另一端连接芯片内部地线，该端为vssa端。
15.优选的，
16.所述vdd箝位电压电路的地pad，留在芯片的内部。
17.优选的，
18.所述vdd箝位电压电路的地pad，打有引线并通过引线连接到芯片的封装框架上，从而将芯片内的地引到芯片的封装框架的引脚上以减小寄生电阻。
19.优选的，
20.所述vdd箝位电压电路的地pad，利用vdd箝位电压电路自身的阻抗，从中任意选择打线位置以打有引线并通过引线连接到芯片的封装框架上，从而方便引线的走线。
21.优选的，
22.所述芯片为mcu或其他芯片。
23.本发明具备如下技术效果：
24.通过上述方案，本发明的芯片封装结构利用vdd箝位电压电路设计芯片内部电源和地电路走线，既确保esd保护又兼顾芯片成本。
附图说明
25.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
26.图1是本发明的一个实施例中的地电路和vdd箝位电压电路的示意图；
27.图2是本发明的一个实施例中的地电路和vdd箝位电压电路的内部接线示意图；
28.图3a和图3b，其分别示意了地电路vss_clamp留在芯片的内部未封装出的示意图，以及封装出部分vss_clamp电路的示意图；
29.图4a是现有技术中涉及vdd_clamp的封装示意图；
30.图4b是本发明的一个实施例中针对vdd箝位电压电路的新的封装示意图。
具体实施方式
31.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图1至图4b，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
32.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
33.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
34.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
35.此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
36.需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
37.在一个实施例中，本发明揭示了一种芯片的封装结构，其特征在于：
38.所述芯片的封装结构包括地电路，且所述地电路设置有对应的地pad，其中，
39.所述地电路的地pad上打有引线并通过引线连接到芯片的封装框架上，从而将芯片内的地引到芯片的封装框架的引脚上以减小寄生电阻。
40.能够理解，相比现有技术中芯片增加vdd_clamp电路(即vdd箝位电压电路)或多个地电路，来加强芯片的esd保护能力，本实施例则是利用地电路及其对应的地pad(理论上一个对应的地pad即可)实现兼顾esd防护和芯片成本。
41.在另一个实施例中，
42.芯片的vdd箝位电压电路，与所述地电路的电路结构相同，也设置有对应于vdd箝
位电压电路的地pad。
43.需要说明的是，本发明相当于改造了传统的vdd_clamp电路，使其与地电路的电路结构相同，但却创新性的设置有对应的地pad。这是利用vdd箝位电压电路制作地电路的新设计。因此，下文以及附图中，对于本发明的实施例，vdda5_clamp改名为vssa_clamp。
44.参见图2，在另一个实施例中，
45.所述地电路的一端连接芯片内部电源线，该端为vdda5端；
46.所述地电路的另一端连接其地pad，该端为vssa端。
47.此外，参见图2，
48.所述vdd箝位电压电路的一端连接其地pad，该端为vdda5端；
49.所述vdd箝位电压电路的另一端连接芯片内部地线，该端为vssa端。
50.参见图3a和图3b，其分别示意了地电路vss_clamp留在芯片的内部未封装出的示意图，以及封装出部分vss_clamp电路的示意图。结合前文，能够理解，所述vss_clamp电路可以利用传统的vdd箝位电压电路制作。
51.在另一个实施例中，
52.所述vdd箝位电压电路的地pad，留在芯片的内部。
53.能够发现，正如前文所述，本发明由于改进了传统的vdd钳位电路，所以图4a中将其称为vss_clamp。
54.与前一个实施例不同，在另一个实施例中，
55.所述vdd箝位电压电路的地pad，打有引线并通过引线连接到芯片的封装框架上，从而将芯片内的地引到芯片的封装框架的引脚上以减小寄生电阻。
56.图4a示意了现有技术中涉及vdda5_clamp的封装，与其相比，参见图4b，在另一个实施例中，
57.所述vdd箝位电压电路的地pad，利用vdd箝位电压电路自身的阻抗，从中任意选择打线位置以打有引线并通过引线连接到芯片的封装框架上，从而方便引线的走线。
58.在另一个实施例中，
59.所述芯片为mcu或其他芯片。
60.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。