碳化硅半导体结构、器件及制备方法与流程

1.本技术涉及功率半导体器件技术领域，特别的涉及一种碳化硅半导体结构、器件及制备方法。


背景技术：

2.功率半导体器件广泛用于大电流、高电压和高频信号的工作环境中。功率金属氧化物半导体场效应晶体管(mosfet)是一种广泛使用的功率半导体器件。在功率mosfet中，控制信号传输到栅极电极，栅极电极通过中间的二氧化硅绝缘体与半导体表面分开。功率mosfet的电流传导是通过大多数载流子的传输发生的。然而，功率mosfet的漂移区可能由于少子注入的情况产生相对较高的导通电阻。这种增加的导通电阻可以限制功率mosfet实现正向电流密度。
3.由于碳化硅具有优异的电学性能和物理性能，碳化硅可以成为用于高温、高压、高频和高功率电子电路的半导体材料。在碳化硅层上可以形成功率mosfet。为了解决栅氧提前击穿的情况，功率mosfet使用p+型栅氧隔离区对栅氧进行保护。高电场由p+型栅氧隔离区与n型漂移区形成的p-n结承担，降低了栅氧电场。但是p+型栅氧隔离区在漂移区中形成的耗尽区严重影响电子的向下传输，使得功率mosfet导通电阻变大。而且p+型栅氧隔离区需要采用离子注入工艺，使得p+型栅氧隔离区上部的栅氧的界面质量较差，带来了栅电荷增加和稳定性下降的问题。


技术实现要素：

4.基于此，有必要提供一种在减缓栅氧拐角处电场集中的同时，也避免功率mosfet导通电阻变大的碳化硅半导体结构、器件及制备方法。
5.一种碳化硅半导体结构，其特征在于，包括：衬底，为第一导电类型；漂移区，为第一导电类型，位于所述衬底的一侧；接触区，为第二导电类型，设置于所述漂移区，且与所述漂移区远离所述衬底的表面接触；栅极沟槽，设置于所述漂移区，与所述漂移区远离所述衬底的表面接触，所述栅极沟槽与所述接触区间隔设置；所述栅极沟槽包括栅极和栅极氧化物，所述栅极氧化物包裹所述栅极；第一屏蔽区，为第二导电类型，设置于所述漂移区，所述第一屏蔽区与所述接触区靠近所述衬底的表面接触；第二屏蔽区，为第二导电类型，设置于所述漂移区，位于所述栅极沟槽靠近所述衬底的一侧，所述第二屏蔽区远离所述衬底的一侧比所述栅极沟槽靠近所述衬底的一侧更靠近所述衬底。
6.在其中的一个实施例中，所述第二屏蔽区的宽度小于所述栅极沟槽的宽度。
7.在其中的一个实施例中，所述第一屏蔽区的宽度大于所述接触区的宽度。
8.在其中的一个实施例中，所述第一屏蔽区与所述第二屏蔽区的掺杂浓度相同，所述第一屏蔽区与所述第二屏蔽区的厚度相同。
9.在其中的一个实施例中，所述接触区靠近所述衬底的一侧比所述栅极沟槽靠近所述衬底的一侧更靠近所述衬底。
10.在其中的一个实施例中，还包括源极金属，位于所述接触区远离所述衬底的一侧。
11.在其中的一个实施例中，还包括：两个源接触区，为第一导电类型，位于所述源极金属与所述衬底之间，所述两个源接触区分别设置于所述接触区的两侧，且与所述源极金属接触；两个基区，为第二导电类型，所述两个基区分别与所述两个源接触区靠近所述衬底的表面一一对应接触，所述两个基区分别设置于所述接触区的两侧。
12.在其中的一个实施例中，还包括栅极金属，位于所述栅极沟槽远离所述衬底的表面，且与所述源极金属间隔设置。
13.一种碳化硅半导体器件，包括上述任一项实施例所述的碳化硅半导体结构；以及漏极电极，位于所述衬底远离所述漂移区的一侧。
14.一种碳化硅半导体结构的制备方法，包括以下步骤：
15.s110，在第一导电类型碳化硅的衬底表面生成第一导电类型碳化硅的漂移区；
16.s120，在所述漂移区生成第一屏蔽区和第二屏蔽区，所述第一屏蔽区和所述第二屏蔽区为第二导电类型；
17.s130，在所述漂移区远离所述衬底的一侧依次外延生成第二导电类型外延层及第一导电类型外延层；
18.s140，在所述第二导电类型外延层、所述第一导电类型外延层及所述漂移区离子注入第二导电类型掺杂离子，形成接触区，所述接触区与所述第一屏蔽区远离所述衬底的表面接触；
19.s150，在所述第二导电类型外延层、所述第一导电类型外延层及所述漂移区形成一个沟槽，所述沟槽位于所述第二屏蔽区远离所述衬底的一侧，所述沟槽与所述接触区间隔设置；
20.s160，在所述沟槽内表面形成一层栅极氧化物，在所述沟槽内沉积形成栅极，所述栅极氧化物包裹所述栅极形成栅极沟槽，所述第二屏蔽区位于所述栅极沟槽靠近所述衬底的一侧，所述第二屏蔽区远离所述衬底的一侧比所述栅极沟槽靠近所述衬底的一侧更靠近所述衬底。
21.本技术实施例所述的碳化硅半导体结构包括设置第二导电类型的第一屏蔽区和第二屏蔽区。所述第二屏蔽区在栅极沟槽靠近衬底的一侧，所述第二屏蔽区远离所述衬底的一侧比所述栅极沟槽靠近所述衬底的一侧更靠近所述衬底。所述第二屏蔽区不与所述栅极沟槽接触。所述第一屏蔽区在接触区靠近所述衬底的一侧且与所述接触区接触。所述第一屏蔽区和所述第二屏蔽区改变了栅极沟槽的电场分布，从而屏蔽栅极沟槽高电场使碳化硅半导体器件获得较高的击穿电压。所述第一屏蔽区和所述第二屏蔽区也能避免产生过大的耗尽区而阻碍电流，从而降低了碳化硅半导体器件的导通电阻。同时，所述的碳化硅半导体结构、器件及制备方法避免了所述第二屏蔽区的界面处受到传统屏蔽区离子注入重掺杂工艺的影响而降低栅极沟槽界面质量。
附图说明
22.图1是本技术一实施例中碳化硅半导体结构和器件的示意性截面图。
23.图2是本技术一实施例中碳化硅半导体器件的制备流程示意图。
24.附图标号说明
25.碳化硅半导体结构10、碳化硅半导体器件20、衬底100、漂移区101、第二导电类型外延层111、第一导电类型外延层112、源极金属110、接触区120、第一屏蔽区131、第二屏蔽区132、栅极沟槽140、栅极141、栅极氧化物142、栅极金属143、源接触区150、基区160、漏极金属170。
具体实施方式
26.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不局限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
27.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
28.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
29.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
30.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
31.这里参考作为本技术的理想实施例(和中间结构)的示意图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。
32.本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n-型代表轻掺杂浓度的n型。
33.请参见图1，图1是本技术一实施例中碳化硅半导体结构和器件的示意性截面图。所述碳化硅半导体结构10包括：衬底100、漂移区101、接触区120、栅极沟槽140、第一屏蔽区131以及第二屏蔽区132。所述衬底100为第一导电类型。所述漂移区101为第一导电类型。所述漂移区101位于所述衬底100的一侧。所述接触区120为第二导电类型。所述接触区120设置于所述漂移区101。所述接触区120与所述漂移区101远离所述衬底100的表面接触。所述栅极沟槽140设置于所述漂移区101。所述栅极沟槽140与所述漂移区101远离所述衬底100的表面接触。所述栅极沟槽140与所述接触区120间隔设置。所述栅极沟槽140包括栅极141和栅极氧化物142。所述栅极氧化物142包裹所述栅极141。所述第一屏蔽区131为第二导电类型。所述第一屏蔽区131设置于所述漂移区101。所述第一屏蔽区131与所述接触区120靠近所述衬底100的表面接触。所述第二屏蔽区132为第二导电类型。所述第二屏蔽区132设置于所述漂移区101。所述第二屏蔽区132位于所述栅极沟槽140靠近所述衬底100的一侧。所述第二屏蔽区132远离所述衬底100的一侧比所述栅极沟槽140靠近所述衬底100的一侧更靠近所述衬底100。
34.其中，第一导电类型为n型，第二导电类型为p型。所述衬底100的掺杂浓度高于所述漂移区101。所述衬底100的掺杂浓度可以位于1
×
10
19
cm-3-5
×
10
20
cm-3
范围内。所述漂移区101的掺杂浓度可以在1
×
10
16
cm-3-5
×
10
17
cm-3
范围内。所述漂移区101可以通过在所述衬底100上的外延来形成。所述衬底100的厚度可以为100μm-500μm。所述漂移区101的厚度与碳化硅半导体器件20的击穿电压直接相关。所述漂移区101的厚度可以为5μm-50μm，扩大了所述碳化硅半导体器件20的击穿电压保护范围。
35.所述栅极氧化物142可以是sio2,也可以是hfo2。所述栅极氧化物142可以由热氧化工艺形成，也可由热沉积形成。所述栅极氧化物142使所述栅极141与所述碳化硅半导体器件20的其他部分不形成直接的电连接。所述栅极氧化物142的厚度可以在0.03μm-0.3μm的范围内。所述栅极141可以是第二导电类型多晶硅。所述栅极141可以由热沉积工艺形成。
36.本技术实施例所述的碳化硅半导体结构10设置第二导电类型的所述第一屏蔽区131和所述第二屏蔽区132。所述第二屏蔽区132在所述栅极沟槽140靠近所述衬底100的一侧。所述第二屏蔽区132远离所述衬底100的一侧比所述栅极沟槽140靠近所述衬底100的一侧更靠近所述衬底100。所述第二屏蔽区132不与所述栅极沟槽140接触。所述第一屏蔽区131在所述接触区120靠近所述衬底100的一侧且与所述接触区120接触。所述第一屏蔽区131和所述第二屏蔽区132改变了所述栅极沟槽140的电场分布，从而屏蔽所述栅极沟槽140高电场使所述碳化硅半导体器件20获得较高的击穿电压。所述第一屏蔽区131和所述第二屏蔽区132也能避免产生过大的耗尽区而阻碍电流，从而降低了所述碳化硅半导体器件20的导通电阻。同时，本技术所述的碳化硅半导体结构10避免了所述第二屏蔽区132的界面处受到传统屏蔽区离子注入重掺杂工艺的影响而降低所述栅极沟槽140界面质量。
37.在一个实施例中，所述第二屏蔽区132的宽度小于所述栅极沟槽140的宽度。所述第二屏蔽区132的宽度(即横向尺寸)可以为所述栅极氧化物142宽度的0.3-0.8倍。所述第
二屏蔽区132远离所述衬底100的一侧比所述栅极沟槽140靠近所述衬底100的一侧更靠近所述衬底100。即所述第二屏蔽区132与所述栅极氧化物142不接触。当所述碳化硅半导体器件20导通时，所述第二屏蔽区132的尺寸较小，所述第二屏蔽区132与所述漂移区101形成的耗尽区较小，有利于降低所述碳化硅半导体器件20的导通电阻。当所述碳化硅半导体器件20截止时，所述第二屏蔽区132与所述漂移区101形成的耗尽区仍能够保护所述栅极氧化物142的拐角处。而且由于所述第二屏蔽区132与所述栅极氧化物142相隔一定的距离，所述栅极氧化物142底部的界面质量更好，有利于改善栅电荷、栅电流和驱动响应速度的问题。
38.在一个实施例中，所述第一屏蔽区131的宽度大于所述接触区120的宽度。所述第一屏蔽区131与所述接触区120接触。因为所述第一屏蔽区131远离电流通道，增大所述第一屏蔽区131的宽度可以在起到补充保护的作用的同时，又对导通电阻的影响较小。
39.在一个实施例中，所述第一屏蔽区131与所述第二屏蔽区132的掺杂浓度相同，所述第一屏蔽区131与所述第二屏蔽区132的厚度相同。所述第一屏蔽区131与所述第二屏蔽区132的厚度可以为0.1μm-2μm。所述第一屏蔽区131与所述第二屏蔽区132的掺杂浓度可以为1
×
10
18
cm-3-5
×
10
19
cm-3
。
40.在一个实施例中，所述接触区120靠近所述衬底100的一侧比所述栅极沟槽140靠近所述衬底100的一侧更靠近所述衬底100。所述接触区120可以为重掺杂多晶硅。所述接触区120的掺杂浓度可以为1
×
10
18
cm-3-5
×
10
19
cm-3
。
41.在一个实施例中，所述碳化硅半导体结构10还包括源极金属110。所述源极金属110位于所述接触区120远离所述衬底100的一侧。所述源极金属110包括第一源极金属和第二源极金属。所述第一源极金属位于所述漂移区101远离所述衬底100的一侧。所述第一源极金属与所述漂移区101远离所述衬底100的表面接触。所述第二源极金属位于所述第一源极金属与所述接触区(120)之间。所述第二源极金属与所述第一源极金属靠近所述衬底100的表面接触。
42.在一个实施例中，所述碳化硅半导体结构10还包括两个源接触区150以及两个基区160。所述两个源接触区150为第一导电类型。所述两个源接触区150位于所述源极金属110与所述衬底100之间。所述两个源接触区150分别设置于所述接触区120的两侧。所述两个源接触区150与所述源极金属110接触。所述两个源接触区150可以与所述第一源极金属靠近所述衬底100的表面接触。所述两个基区160为第二导电类型。所述两个基区160分别与所述两个源接触区150靠近所述衬底100的表面一一对应接触。所述两个基区160分别设置于所述接触区120的两侧。所述第二源极金属靠近所述衬底100的一侧比所述两个基区160靠近所述衬底100的一侧更靠近所述衬底。
43.所述两个基区160的掺杂浓度可以为1
×
10
16
cm-3-1
×
10
17
cm-3
。所述两个基区160的厚度可以为0.2μm-2μm。所述两个源接触区150的掺杂浓度可以为1
×
10
18
cm-3-5
×
10
19
cm-3
。所述两个源接触区150的厚度可以为0.2μm-2μm。所述两个源接触区150和所述两个基区160可以通过离子注入形成。所述两个源接触区150和所述两个基区160的两侧可以分别与所述栅极沟槽140和所述接触区120接触。所述两个源接触区150采用较大的掺杂浓度和较薄的厚度，利于所述碳化硅半导体器件20形成较低的电阻。所述两个基区160的掺杂浓度比所述两个源接触区150低，可以保证所述两个基区160与所述两个源接触区150形成的耗尽区足够大，能使得所述碳化硅半导体器件20完全关闭。
44.所述两个基区160与所述两个源接触区150以及所述漂移区101的导电类型不同，因此所述碳化硅半导体器件20得到了常闭的状态。在所述源极金属110和所述栅极141之间施加电压，所述碳化硅半导体器件20沟道开启。所述接触区120可以用于连接所述源极金属110和所述两个基区160。当所述栅极141和所述源极金属110之间被施加正电压时，电场从所述栅极141开始，途经所述两个基区160、所述接触区120，传输到所述源极金属110。所述两个源接触区150可以与所述源极金属110配合，形成一个低电阻的接触，利于所述碳化硅半导体器件20在使用时金属线可以接到外部的引脚。
45.在一个实施例中，所述碳化硅半导体结构10还包括栅极金属143。所述栅极金属143位于所述栅极沟槽140远离所述衬底100的表面，且与所述源极金属110间隔设置。
46.在一个实施例中，所述碳化硅半导体器件20包括任一个实施例所述的碳化硅半导体结构10以及漏极金属170。所述漏极金属170位于所述衬底100远离所述漂移区101的一侧。
47.参见图2，本技术还提供了一种所述碳化硅半导体结构10的制备方法，包括以下步骤：
48.s110，在第一导电类型碳化硅的衬底100表面生成第一导电类型碳化硅的漂移区101；
49.s120，在所述漂移区101生成第一屏蔽区131和第二屏蔽区132。所述第一屏蔽区131和所述第二屏蔽区132为第二导电类型；
50.s130，在所述漂移区101远离所述衬底100的一侧依次外延生成第二导电类型外延层111及第一导电类型外延层112；
51.s140，在所述第二导电类型外延层111、所述第一导电类型外延层112及所述漂移区101离子注入第二导电类型掺杂离子，形成接触区120。所述接触区120与所述第一屏蔽区131远离所述衬底100的表面接触；
52.s150，在所述第二导电类型外延层111、所述第一导电类型外延层112及所述漂移区101形成一个沟槽。所述沟槽位于所述第二屏蔽区132远离所述衬底100的一侧，所述沟槽与所述接触区120间隔设置；
53.s160，在所述沟槽内表面形成一层栅极氧化物142。在所述沟槽内沉积形成栅极141。所述栅极氧化物142包裹所述栅极141形成栅极沟槽140。所述第二屏蔽区132位于所述栅极沟槽140靠近所述衬底100的一侧。所述第二屏蔽区132远离所述衬底100的一侧比所述栅极沟槽140靠近所述衬底100的一侧更靠近所述衬底100。
54.在所述s110中，漂移区101可以在所述衬底100表面通过外延生成。
55.在所述s120中，在所述漂移区101离子注入生成第二导电类型区域，形成所述第一屏蔽区131和所述第二屏蔽区132。
56.在所述s140中，在所述第二导电类型外延层111、所述第一导电类型外延层112及所述漂移区101可以通过硬掩膜选区注入第二导电类型掺杂离子，形成所述接触区120。
57.在所述s150中，可以通过刻蚀手段将部分所述第二导电类型外延层111、所述第一导电类型外延层112及所述漂移区101去除，形成所述沟槽。所述第二导电类型外延层111剩余未被刻蚀和离子注入的部分可以形成两个基区160。所述第一导电类型外延层112剩余未被刻蚀和离子注入的部分可以形成两个源接触区150。
58.在所述s160中，可以通过高温氧化炉在所述沟槽内表面形成所述栅极氧化物142。在所述沟槽内沉积多晶硅形成所述栅极141。
59.在所述s150之前，还可以通过刻蚀将部分所述接触区120去除，形成凹槽。
60.在所述s160之后，还可以在所述凹槽沉积源极金属110。在所述栅极141表面沉积栅极金属143。
61.本技术所述的碳化硅半导体器件20中所述第一屏蔽区131和所述第二屏蔽区132形成的耗尽区位置不同。所述第一屏蔽区131保护了所述两个基区160和所述接触区120形成的直角角落。所述第二屏蔽区132保护了所述栅极氧化物142的侧壁和所述两个基区160形成的直角角落。所述第一屏蔽区131与所述接触区120接触，使得在所述碳化硅半导体器件20关闭时所述第一屏蔽区131也能发挥耐压的作用。而在所述碳化硅半导体器件20开启时，所述第一屏蔽区131也能受到栅压调制的作用，降低所述第一屏蔽区131对电流的阻碍，降低所述碳化硅半导体器件20的导通电阻。所述第二屏蔽区132的尺寸较小，有利于降低所述碳化硅半导体器件20的导通电阻。所述第二屏蔽区132浮空，即所述第二屏蔽区132与所述栅极氧化物142隔开，保护了所述栅极氧化物142底部的界面质量。
62.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。