半导体器件的制造方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体器件的制造方法。

背景技术：

1、在先进技术节点，需要在源漏极嵌入应力材料使沟道的载流子迁移率提高，从而提高器件性能。然而，随着先进节点短沟道器件尺寸的不断缩小，短沟道mos器件和长沟道mos器件的尺寸差别变大，其源极/漏极u型沟槽的体积差别也变大。从而对外延工艺提出了更高的要求，即，需要在一个芯片里不同尺寸的mos器件的源极/漏极u型沟槽里都要沉积一定厚度的应力材料层。而外延工艺具有一定的局限性，其在沟槽中沉积应力材料层的厚度受到mos器件图形尺寸的影响较大，在不同图形尺寸下生长速率存在差异。如图1所示的nmos sip外延工艺，在短沟道nmos器件的源极/漏极沟槽已经填满应力材料层时，而长沟道nmos器件的源极/漏极沟槽却只长了很少一部分应力材料层。

2、现有技术通过调节外延工艺的生长参数，但由于生长参数对外延材料的浓度也有密切的影响，在浓度不受影响的情况下调节生长参数的难度增大；或通过增加掩模层，分区域生长短沟和长沟器件，但增加了生产成本和集成复杂度。

技术实现思路

1、本发明的目的在于提供一种半导体器件的制造方法，以使同一个芯片里的短沟道mos器件和长沟道mos器件的性能和良率同时满足设计要求。

2、为解决上述技术问题，本发明提供一种半导体器件的制造方法，所述制造方法包括：

3、提供一半导体衬底，所述半导体衬底包括mos区导电类型相同且沟道长度不同的第一长沟道和第一短沟道；

4、刻蚀所述半导体衬底，以分别在所述第一长沟道和所述第一短沟道中形成第一源漏沟槽；

5、在各个所述第一源漏沟槽中同步进行第一源漏材料外延生长，以形成第一源漏外延层，所述第一源漏外延层填满所述第一短沟道的第一源漏沟槽但未填满所述第一长沟道的第一源漏沟槽；

6、在所述半导体衬底上形成第一介质层，所述第一介质层对所述第一短沟道中的第一源漏外延层全面覆盖，但仍未填满所述第一长沟道的第一源漏沟槽；

7、刻蚀所述第一介质层，以去除覆盖在所述第一长沟道中的所有第一介质层，并同时去除覆盖在所述第一短沟道中的第一源漏外延层表面上的部分第一介质层，以使剩余的第一介质层仍全面覆盖所述第一短沟道中的第一源漏外延层；

8、在所述第一长沟道的第一源漏沟槽中进行第二源漏材料外延生长，以形成第二源漏外延层，所述第二源漏外延层填满所述第一长沟道的第一源漏沟槽；

9、刻蚀所述剩余的第一介质层，以至少重新暴露出所述第一短沟道中的第一源漏外延层。

10、可选的，所述第一长沟道的沟道长度可以为80nm～140nm，所述第一短沟道的沟道长度可以为15nm～32nm。

11、可选的，所述半导体衬底可以还包括mos区导电类型相同且沟道长度不同的第二长沟道和第二短沟道，且所述第二长沟道和所述第一长沟道的导电类型不同；

12、所述制造方法还可以包括：

13、在刻蚀所述半导体衬底，以分别在所述第一长沟道和所述第一短沟道中形成第一源漏沟槽之前，先掩蔽所述第二长沟道和第二短沟道；

14、和/或，所述制造方法还可以包括：

15、在刻蚀所述半导体衬底以形成第一源漏沟槽之前，或者，在形成所述第二源漏外延层之后，所述方法还可以包括：

16、掩蔽所述第一长沟道和所述第一短沟道，并刻蚀所述半导体衬底，以分别在所述第二长沟道和所述第二短沟道中形成第二源漏沟槽；

17、在各个所述第二源漏沟槽中同步进行第三源漏材料外延生长，以形成第三源漏外延层，所述第三源漏外延层填满所述第二短沟道的第二源漏沟槽但未填满所述第二长沟道的第二源漏沟槽；

18、在所述半导体衬底上形成第二介质层，所述第二介质层对所述第二短沟道中的第三源漏外延层全面覆盖，但仍未填满所述第二长沟道的第二源漏沟槽；

19、刻蚀所述第二介质层，以去除覆盖在所述第二长沟道中的所有第二介质层，并同时去除覆盖在所述第二短沟道中的第三源漏外延层表面上的部分第二介质层，以使剩余的第二介质层仍全面覆盖所述第二短沟道中的第三源漏外延层；

20、在所述第二长沟道的第二源漏沟槽中进行第四源漏材料外延生长，以形成第四源漏外延层，所述第四源漏外延层填满所述第二长沟道的第二源漏沟槽；

21、刻蚀所述剩余的第二介质层，以至少重新暴露出所述第二短沟道中的第三源漏外延层。

22、可选的，当所述第一长沟道和所述第一短沟道的导电类型为n沟道型时，所述第一源漏外延层和所述第二源漏外延层的材料包括掺杂有磷离子的单晶硅和/或碳磷化硅；当所述第一长沟道和所述第一短沟道的导电类型为p沟道型时，所述第一源漏外延层和所述第二源漏外延层的材料包括掺杂有硼离子的硅化锗。

23、可选的，所述第一介质层的材料可以包括二氧化硅、氮化硅及三氧化二铝中的至少一种；和/或，所述第二介质层的材料可以包括二氧化硅、氮化硅及三氧化二铝中的至少一种。

24、可选的，所述第一长沟道、所述第一短沟道、所述第二长沟道以及所述第二短沟道的半导体衬底上均形成有栅极结构以及覆盖在栅极结构两侧侧壁上的侧墙；其中，所述第一介质层填满所述第一短沟道的第一源漏沟槽上方的器件间隙，并覆盖在所述第一长沟道的侧墙的侧壁上，和/或，所述第二介质层填满所述第二短沟道的第二源漏沟槽上方的器件间隙，并覆盖在所述第二长沟道的侧墙的侧壁上。

25、可选的，所述第一短沟道的第一源漏沟槽的宽度可以为20nm～50nm，所述第一长沟道的第一源漏沟槽的宽度可以为60nm～120nm。

26、可选的，刻蚀所述第一介质层或所述第二介质层的刻蚀工艺可以为干法刻蚀工艺，所述干法刻蚀工艺为：epi机台自带的siconi干法刻蚀工艺。

27、可选的，刻蚀所述第一介质层或所述第二介质层的刻蚀工艺可以为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀溶液可以包括磷酸。

28、可选的，提供所述半导体衬底的步骤可以包括：

29、提供一半导体衬底，并在所述半导体衬底上形成栅极氧化层、控制栅层和图形化的硬掩膜层；

30、以所述图形化的硬掩膜层为掩膜，刻蚀所述控制栅层和所述栅极氧化层，以形成多个分立的栅极结构。

31、与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

32、在本发明提供的半导体器件的制造方法中，针对mos区导电类型相同且沟道长度不同的第一长沟道和第一短沟道，可以先对所述mos区中各栅极结构两侧的半导体衬底进行刻蚀，以形成用于形成源极和漏极的第一源漏沟槽，然后，再在所述第一源漏沟槽中先沉积一次源漏材料，以形成源漏外延层，然后，再在半导体衬底上形成介质层，再刻蚀所述介质层，从而使刻蚀后的所述介质层仅作为短沟道器件的阻挡层，再采用第二次源漏材料沉积工艺，将所述长沟道器件的第一源漏沟槽填满，从而避免了图形效应，在短沟道器件和长沟道器件的源极和漏极完整形成源漏外延层。本发明在短沟和长沟器件源漏沟槽分次生长外延材料，因不需要调节外延生长的参数，保证了外延浓度不受影响；并且，不需要增加掩模层，节省了集成成本，降低复杂度，避免了由增加掩模层产生的缺陷。