深硅刻蚀双层复合掩膜层及其制作方法与流程

1.本发明涉及一种掩膜层及其制作方法，尤其涉及一种深硅刻蚀双层复合掩膜层及其制作方法。


背景技术：

2.随着mems技术的快速发展，越来越多的mems器件朝着高深宽比结构发展，作为实现体硅工艺的关键性技术，受到科学界和工业界的广泛关注。硅通孔技术(tsv)技术是一项高密度封装技术，通过垂直互连减小互联长度和实现器件集成的小型化。深硅刻蚀技术是硅基高深宽比结构和硅通孔技术广泛使用的前提，通常采用感应耦合等离子体(icp)干法刻蚀工艺，其具有良好的各向异性、高刻蚀速率和精确的深度线宽控制。
3.在深硅刻蚀工艺中，深宽比和侧壁垂直度要求高，因此选择高选择比的掩蔽层是实现深硅刻蚀工艺的重要保证。利用bosch工艺，其中刻蚀气体为sf6，钝化气体为c4f8，通常深硅刻蚀中常使用sio2、al和光刻胶等材料，刻蚀比分别为1:100，1:500和1:40。al做掩蔽层选择比大。但是，在刻蚀过程中产生的alf3容易沉积在硅表面，造成表面粗糙，甚至造成刻蚀终止。sio2刻蚀比次之，可以很好的解决100μm以内的硅槽刻蚀问题，但是对于mems麦克风、微加热板气体传感器和热电堆红外传感器等，需要刻蚀300μm以上，sio2掩蔽层不是理想的选择。光刻胶选择比低，作为掩蔽层需要生长10μm以上的厚度，且去胶难度大。掩蔽层材料选择问题严重影响了高深宽比硅刻蚀技术发展，直接导致器件关键功能的实现。
4.有鉴于上述的缺陷，本设计人，积极加以研究创新，以期创设一种深硅刻蚀双层复合掩膜层及其制作方法，使其更具有产业上的利用价值。


技术实现要素：

5.为解决上述技术问题，本发明的目的是提供一种深硅刻蚀双层复合掩膜层及其制作方法。
6.本发明的深硅刻蚀双层复合掩膜层，包括有衬底构造，其中：所述衬底构造上分布有薄膜层，所述薄膜层上分布有光刻胶层，所述衬底构造为单晶硅衬底，所述薄膜层为sio2薄膜，所述光刻胶层为az4620光刻胶层，所述单晶硅衬底的厚度为6至10μm，所述sio2薄膜的厚度为500至1000nm，所述az4620光刻胶层的厚度为5至9μm。
7.深硅刻蚀双层复合掩膜层制作方法，其特包括以下步骤：步骤一，在单晶硅衬底上沉积sio2薄膜层。步骤二，进行涂胶。步骤三，利用光刻机曝光形成需要图形，曝光时间为10至30s。步骤四，对图形进行显影和坚膜。步骤五，刻蚀sio2薄膜层，使硅衬底暴露，制得双层复合掩蔽层。
8.进一步地，上述的深硅刻蚀双层复合掩膜层制作方法，其中，所述步骤一中，在单晶硅衬底上使用pe cvd工艺，沉积一层厚度为500至1000nm的sio2薄膜层。
9.更进一步地，上述的深硅刻蚀双层复合掩膜层制作方法，其中，所述步骤二中，在sio2薄膜层涂抹光刻胶az4620，采用旋涂方式进行涂抹，旋涂转速为3000至4000转/分，光
刻胶的膜厚为5至9μm。
10.更进一步地，上述的深硅刻蚀双层复合掩膜层制作方法，其中，所述步骤四中，用于显影的显影液选择tmah溶液，坚膜的温度为90至120℃。
11.更进一步地，上述的深硅刻蚀双层复合掩膜层制作方法，其中，所述坚膜的温度为110℃。
12.再进一步地，上述的深硅刻蚀双层复合掩膜层制作方法，其中，所述步骤五中，通过反应离子刻蚀sio2薄膜层，或是boe湿法刻蚀sio2薄膜层，使硅衬底暴露，制得双层复合掩蔽层。
13.借由上述方案，本发明至少具有以下优点：
14.1、采用双层掩蔽层结构，既解决了sio2无法长厚的难题，也解决了光刻胶去胶难题。
15.2、整个加工过程简单，无需考虑深硅刻蚀工艺选择比，也无需考虑加工间隔等待时间。
16.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
17.图1是深硅刻蚀双层复合掩膜层的结构示意图。
18.图中各附图标记的含义如下。
19.1衬底构造
ꢀꢀꢀꢀꢀꢀ
2薄膜层
20.3光刻胶层
具体实施方式
21.下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
22.如图1的深硅刻蚀双层复合掩膜层，包括有衬底构造1，其与众不同之处在于：衬底构造1上分布有薄膜层2，薄膜层2上分布有光刻胶层3，衬底构造1为单晶硅衬底。具体来说，薄膜层2为sio2薄膜，光刻胶层3为az4620光刻胶层3。制造期间，单晶硅衬底的厚度为6至10μm，sio2薄膜的厚度为500至1000nm，az4620光刻胶层3的厚度为5至9μm。
23.为了更好实施本发明，先提供一种深硅刻蚀双层复合掩膜层制作方法，其包括以下步骤：
24.步骤一，在单晶硅衬底上沉积sio2薄膜层。实施期间，在单晶硅衬底上使用pe cvd工艺，沉积一层厚度为500至1000nm的sio2薄膜层。
25.步骤二，在sio2薄膜层涂抹光刻胶az4620，采用旋涂方式进行涂抹，旋涂转速为3000至4000转/分，光刻胶的膜厚为5至9μm。
26.步骤三，利用光刻机曝光形成需要图形，曝光时间为10至30s。
27.步骤四，对图形进行显影和坚膜，显影液选择tmah溶液，坚膜温度为90至120℃，优选为110℃。
28.步骤五，刻蚀sio2薄膜层，使硅衬底暴露，制得双层复合掩蔽层。具体来说，通过反
应离子刻蚀(rie)sio2薄膜层，或是boe湿法刻蚀sio2薄膜层。由此，使硅衬底暴露，制得双层复合掩蔽层。
29.实施例一
30.深硅刻蚀双层复合掩膜层制作方法，包括以下步骤：
31.首先，在单晶硅衬底上沉积sio2薄膜层。实施期间，在单晶硅衬底上使用pe cvd工艺，沉积一层厚度为500nm的sio2薄膜层。
32.之后，在sio2薄膜层通过旋涂方式涂抹光刻胶az4620，旋涂转速为3000转/分，光刻胶的膜厚为5μm。
33.接着，利用光刻机曝光形成需要图形，曝光时间为10s。
34.之后，对图形进行显影和坚膜，显影液选择tmah溶液，坚膜温度为90℃。
35.最后，通过反应离子刻蚀(rie)sio2薄膜层，使硅衬底暴露，制得双层复合掩蔽层。
36.实施例二
37.深硅刻蚀双层复合掩膜层制作方法，包括以下步骤：
38.首先，在单晶硅衬底上沉积sio2薄膜层。实施期间，在单晶硅衬底上使用pe cvd工艺，沉积一层厚度为1000nm的sio2薄膜层。
39.之后，在sio2薄膜层通过旋涂方式涂抹光刻胶az4620，旋涂转速为4000转/分，光刻胶的膜厚为9μm。
40.接着，利用光刻机曝光形成需要图形，曝光时间为30s。
41.之后，对图形进行显影和坚膜，显影液选择tmah溶液，坚膜温度为120℃。
42.最后，通过boe湿法刻蚀sio2薄膜层，使硅衬底暴露，制得双层复合掩蔽层。
43.实施例三
44.深硅刻蚀双层复合掩膜层制作方法，包括以下步骤：
45.首先，在单晶硅衬底上沉积sio2薄膜层。实施期间，在单晶硅衬底上使用pe cvd工艺，沉积一层厚度为700nm的sio2薄膜层。
46.之后，在sio2薄膜层通过旋涂方式涂抹光刻胶az4620，旋涂转速为4000转/分，光刻胶的膜厚为7μm。
47.接着，利用光刻机曝光形成需要图形，曝光时间为15s。
48.之后，对图形进行显影和坚膜，显影液选择tmah溶液，坚膜温度为110℃。
49.最后，通过boe湿法刻蚀sio2薄膜层，使硅衬底暴露，制得双层复合掩蔽层。
50.通过上述的文字表述并结合附图可以看出，采用本发明后，拥有如下优点：
51.1、采用双层掩蔽层结构，既解决了sio2无法长厚的难题，也解决了光刻胶去胶难题。
52.2、整个加工过程简单，无需考虑深硅刻蚀工艺选择比，也无需考虑加工间隔等待时间。
53.此外，本发明所描述的指示方位或位置关系，均为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或构造必须具有特定的方位，或是以特定的方位构造来进行操作，因此不能理解为对本发明的限制。
54.术语“主”、“副”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“主”、“副”的特征可以明示或者隐含地包括一
个或者更多个该特征。在本发明的描述中，“若干”的含义是两个或两个以上，除非另有明确具体的限定。
55.同样，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
56.在本发明中，除非另有明确的规定和限定，术语“连接”、“设置”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通或两个组件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。并且它可以直接在另一个组件上或者间接在该另一个组件上。当一个组件被称为是“连接于”另一个组件，它可以是直接连接到另一个组件或间接连接至该另一个组件上。
57.需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
58.以上所述仅是本发明的优选实施方式，并不用于限制本发明，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。