存储器件及其制备方法

1.本公开涉及半导体领域，具体涉及一种存储器件及其制备方法。


背景技术：

2.随着半导体器件的不断小型化，越来越难以制造高密度的互连结构，因为在横向上难以缩减尺寸。另外，为了增加集成度，可以堆叠多层器件。基于此，期望能够以灵活的方式为这种堆叠器件设置互连。


技术实现要素：

3.有鉴于此，本公开的目的至少部分地在于提供一种能够减小待机漏电且无需提高器件阈值电压的存储器件及其制备方法。
4.根据本公开的一个方面，提供了一种存储器件，包括：衬底；衬底上的存储单元阵列，包括多个存储单元，其中，每个存储单元包括：水平方向间隔排布的左叠层和右叠层，左叠层和右叠层均包括依次叠置于衬底上的下隔离层、pmos层、第一nmos层、上隔离层和第二nmos 层，pmos层、第一nmos层和第二nmos层均包括竖直叠置的第一源/漏层、沟道层和第二源/漏层，沟道层相对于第一源/漏层和第二源/漏层横向凹入；栅堆叠，在竖直方向上介于第一源/漏层与第二源/漏层之间，且设于沟道层的相对两侧以嵌入沟道层的横向凹入。
5.根据本公开的另一方面，提供了一种存储器件的制备方法，包括：在衬底上形成水平方向间隔排布的左叠层和右叠层，左叠层和右叠层均包括依次叠置的下隔离层、pmos层、第一nmos层、上隔离层和第二 nmos层，pmos层、第一nmos层和第二nmos层均包括竖直叠置的第一源/漏层、沟道层和第二源/漏层，沟道层相对于第一源/漏层和第二源/漏层横向凹入；在沟道层的横向凹入依次淀积栅介质层和p型栅导体层；在左叠层和右叠层的底部淀积sio2，然后刻蚀该sio2并停止于第一预设高度，形成第一间隔部；刻蚀第一nmos层与第二nmos层对应位置上的p型栅导体层，在刻蚀掉的p型栅导体层的对应位置上淀积 n型栅导体层；刻蚀第一间隔部，形成存储单元，存储器件包括多个存储单元的存储单元阵列。
6.根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
7.与现有技术相比，本公开提供的存储器件及其制备方法，至少具有以下有益效果：该存储器件以6t sram单元作为最小的存储单元，具有更少的晶体管数量，简化了计算机的存算结构，节省了计算资源，同时提高了计算进度和计算效率。
8.另外，对于半导体器件的竖直叠层，可以设置与之横向上邻接的侧壁互连结构。对于若干层器件，可以利用一个掩模层，因此可以减少制造工艺中的光刻步骤并降低制造成本。另外，三维构造使得器件之间的互连可以由更多空间，并因此可以具有低电阻和高带宽。由于侧壁互连结构的存在，半导体装置可以具有引出端子，因此可以将半导体装置的制造与金属化叠层的制造相分离。
附图说明
9.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
10.图1示意性示出了6t sram单元的电路原理图；
11.图2至29示意性示出了根据本公开实施例的存储器件的制备方法依次处于不同阶段的截面图，在这些附图中：
12.图2示意性示出了在衬底上形成叠层的截面图；
13.图3(a)示意性示出了光刻胶构图区域的俯视图；图3(b)为根据图3(a) 形成的沿aa
′
线的截面图；
14.图4(a)示意性示出了光刻胶构图区域的俯视图；图4(b)为根据图4(a) 形成的沿aa
′
线的截面图；
15.图5(a)示意性示出了光刻胶构图区域的俯视图；图5(b)为根据图5(a) 形成的沿11
′
线的截面图；
16.图6(a)示意性示出了光刻胶构图区域的俯视图；图6(b)为根据图6(a) 形成的沿11
′
线的截面图；图6(c)为根据图6(a)形成的沿aa
′
线的截面图；
17.图7示意性示出了沿aa
′
线的截面图；
18.图8示意性示出了沿aa
′
线的截面图；
19.图9示意性示出了沿aa
′
线的截面图；
20.图10示意性示出了沿aa
′
线的截面图；
21.图11示意性示出了沿aa
′
线的截面图；
22.图12示意性示出了沿aa
′
线的截面图；
23.图13示意性示出了沿aa
′
线的截面图；
24.图14示意性示出了沿aa
′
线的截面图；
25.图15示意性示出了沿aa
′
线的截面图；
26.图16示意性示出了沿aa
′
线的截面图；
27.图17(a)示意性示出了光刻胶构图区域的俯视图；图17(b)为根据图 17(a)形成的沿aa
′
线的截面图；图17(c)为根据图17(a)形成的沿bb
′
线的截面图；
28.图18(a)示意性示出了光刻胶构图区域的俯视图；图18(b)为根据图 18(a)形成的沿aa
′
线的截面图；图18(c)为根据图18(a)形成的沿bb
′
线的截面图；图18(d)为根据图18(a)形成的沿cc
′
线的截面图；
29.图19(a)示意性示出了光刻胶构图区域的俯视图；图19(b)为根据图 19(a)形成的沿aa
′
线的截面图；图19(c)为根据图19(a)形成的沿bb
′
线的截面图；图19(d)为根据图19(a)形成的沿cc
′
线的截面图；
30.图20示意性示出了沿aa
′
线的截面图；
31.图21(a)示意性示出了光刻胶构图区域的俯视图；图21(b)为根据图 21(a)形成的沿aa
′
线的截面图；
32.图22示意性示出了沿aa
′
线的截面图；
33.图23(a)示意性示出了光刻胶构图区域的俯视图；图23(b)为根据图 23(a)形成的沿bb
′
线的截面图；
34.图24示意性示出了沿bb
′
线的截面图；
35.图25示意性示出了沿bb
′
线的截面图；
36.图26示意性示出了沿bb
′
线的截面图；
37.图27(a)示意性示出了光刻胶构图区域的俯视图；图27(b)为根据图27(a)形成的沿bb
′
线的截面图；
38.图28(a)示意性示出了光刻胶构图区域的俯视图；图28(b)为根据图 28(a)形成的沿bb
′
线的截面图；
39.图29示意性示出了沿bb
′
线的截面图。
40.附图标记说明：
41.1001-衬底；10021-下隔离层；10022-上隔离层；
42.10031/10032/10033-第一源/漏层；10051/10052/10053-沟道限定层；
43.10071/10072/10073-第二源/漏层；1009-硬掩膜层；
44.2001-第一sic层；2002-第二sic层；2003-第三sic层；
45.2004-第四sic层；2011-第一sio2层；2012-第二sio2层；
46.2013-第三sio2层；2014-第四sio2层；2015-第五sio2层；
47.2016-第六sio2层；2017-第七sio2层；2018-第八sio2层；
48.3001-第一外延层；3002-第二外延层；4001-栅介质层；
49.4002-p型栅导体层；4003-n型栅导体层；200-沟道层；
50.301-第一间隔部；302-第二间隔部；5001-第一金属层；
51.5002-第二金属层；5003-第三金属层；5004-第四金属层；
52.5005-第五金属层；6001-第一接触部；6002-第二接触部。
53.贯穿附图，相同或相似的附图标记表示相同或相似的部件。附图并非一定是按比例绘制的，特别是为清楚起见，截面图的绘制比例不同于俯视图的绘制比例。
具体实施方式
54.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
55.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
56.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
57.本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料
用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
58.图1示意性示出了6t sram单元的电路原理图。
59.如图1所示，该6t sram单元包括晶体管m1～m6，图中的g表示晶体管的栅极，s表示晶体管的源极，d表示晶体管的漏极。其中，晶体管m2的源极和晶体管m4的源极均与电源vdd连接，晶体管m1的源极和晶体管m3的源极均接地gnd，晶体管m1的漏极与晶体管m2 的漏极连接，晶体管m3的漏极与晶体管m4的漏极连接；晶体管m1 的栅极、晶体管m2的栅极和晶体管m3的漏极连接，晶体管m3的栅极、晶体管m4的栅极和晶体管m1的漏极连接。
60.晶体管m5的栅极和晶体管m6的栅极均与字线wl(word line) 连接，晶体管m5的漏极与位线连接，晶体管m6的漏极与位线bl (bit line)连接，位线bl和位线是互为相反的信号，晶体管m5的源极与晶体管m1的漏极连接，晶体管m6的源极与晶体管m3的漏极连接。
61.由此，该6t sram单元作为最小单元，其中，晶体管m1和m3 为nmos(n-metal-oxide-semiconductor，n型金属氧化物半导体场效应)晶体管，晶体管m2和m4为pmos(positive channel metal oxidesemiconductor，p型金属氧化物半导体场效应)晶体管，晶体管m5和m6为传输门nmos晶体管。晶体管m1和m2构成第一cmos (complementary metal oxide semiconductor，互补金属氧化物半导体)，晶体管m3和m4构成第二cmos。
62.为便于内外交换数据，晶体管m1和m2的漏极连在仪器上构成第一cmos的输出节点out1，晶体管m3和m4的漏极连在仪器上构成第二cmos的输出节点out2。晶体管m1和m2的栅极连接在一起构成第一cmos的输入节点in1，晶体管m3与m4的栅极连接在一起构成第二cmos的输入节点in2。
63.以上对6t sram单元进行了详细的描述，本公开实施例在以下提供的存储器件，以该6t sram单元作为最小的存储单元，具有更少的晶体管数量，简化了计算机的存算结构，节省了计算资源，同时提高了计算进度和计算效率。
64.本公开实施例提供的存储器件，包括：衬底；衬底上的存储单元阵列，包括多个存储单元，其中，每个存储单元包括：水平方向间隔排布的左叠层和右叠层，左叠层和右叠层均包括依次叠置于衬底上的下隔离层、pmos层、第一nmos层、上隔离层和第二nmos层，pmos层、第一nmos层和第二nmos层均包括竖直叠置的第一源/漏层、沟道层和第二源/漏层，沟道层相对于第一源/漏层和第二源/漏层横向凹入；栅堆叠，在竖直方向上介于第一源/漏层与第二源/漏层之间，且设于沟道层的相对两侧以嵌入沟道层的横向凹入。
65.根据本公开的实施例，该存储器件还包括：硬掩膜层，设置于第二 nmos层的第一源/漏层上。
66.根据本公开的实施例，栅堆叠包括栅介质层和栅导体层，栅介质层包括功函数调节金属和设置于功函数调节金属上的栅导电金属。
67.根据本公开的实施例，栅导体层包括p型栅导体层和n型栅导体层，其中：p型栅导体层设置于pmos层的第一源/漏层与第二源/漏层之间； n型栅导体层设置于第一nmos层的第一源/漏层与第二源/漏层之间，以及第二nmos层的第一源/漏层与第二源/漏层之间。
68.根据本公开的实施例，第一源/漏层和第二源/漏层的横向外周部分凹入且凹入的部分填充有第三sic层；和/或栅导体层的横向外周部分凹入且凹入的部分填充有第三sic层。
69.根据本公开的实施例，第三sic层的外侧壁与左叠层和右叠层在竖直方向上共面。
70.根据本公开的实施例，该存储器件还包括：第五sio2层，形成于左叠层与右叠层之间的衬底上，第五sio2层的顶部高于pmos层的第一源 /漏层的底部且低于pmos层的第一源/漏层的顶部。
71.根据本公开的实施例，该存储器件还包括：第一金属层，形成于在左叠层和右叠层的纵向中部位置的第五sio2层上，第一金属层的顶部高于pmos层的第一源/漏层的顶部且低于pmos层的第二源/漏层的底部。
72.根据本公开的实施例，该存储器件还包括：依次形成于第一金属层上的第六sio2层和第二金属层，第六sio2层的顶部高于第一nmos层的第一源/漏层的顶部且低于第一nmos层的第二源/漏层的底部；第二金属层的顶部高于第一nmos层的第二源/漏层的底部且低于第一 nmos层的第二源/漏层的顶部。
73.根据本公开的实施例，该存储器件还包括：第七sio2层，形成于除纵向中部位置之外的第五sio2层上，第七sio2层的顶部高于pmos层的第一源/漏层的顶部且低于pmos层的第二源/漏层的底部。
74.根据本公开的实施例，该存储器件还包括：第三金属层，形成于第七sio2层上，第三金属层的顶部高于第一nmos层的第一源/漏层的顶部且低于第一nmos层的第二源/漏层的底部。
75.根据本公开的实施例，该存储器件还包括：第八sio2层，形成于第三金属层上，第八sio2层的顶部高于第二nmos层的第一源/漏层的底部且低于第二nmos层的第一源/漏层的顶部；第八sio2层的顶部中间位置相对凹陷并露出第三金属层，形成左右隔开且呈台阶结构的第二间隔部。
76.根据本公开的实施例，第二间隔部的内侧壁和底面形成有高于第八 sio2层顶部的第四金属层；第四金属层的顶部高于第二nmos层的第一源/漏层的底部且低于第二nmos层的第一源/漏层的顶部。
77.根据本公开的实施例，该存储器件还包括：第五金属层，形成于左叠层与右叠层的其中之一，且接触处于第二nmos层的n型栅导体层的外侧壁；字线，连接于第五金属层，字线跨接同一存储单元上不同纵向位置的左叠层与右叠层之间，以接触并电连接到左叠层或右叠层处于第二nmos层的n型栅导体层的外侧壁。
78.根据本公开的实施例，该存储器件还包括：第一接触部和第二接触部，第一接触部嵌入于左叠层的第二nmos层的第二源/漏层，第二接触部嵌入于右叠层的第二nmos层的第二源/漏层，第一接触部和第二接触部分别连接互为相反信号的第一位线和第二位线。
79.需要说明的是，装置部分的实施例方式与方法部分的实施例方式对应类似，并且所达到的技术效果也对应类似，具体细节请参照一下方法部分的实施例方式，在此不再赘述。
80.本公开实施例还提供了一种存储器件的制备方法，包括：
81.步骤s1，在衬底上形成水平方向间隔排布的左叠层和右叠层，所述左叠层和右叠
层均包括依次叠置的下隔离层、pmos层、第一nmos层、上隔离层和第二nmos层，所述pmos层、第一nmos层和第二nmos 层均包括竖直叠置的第一源/漏层、沟道层和第二源/漏层，所述沟道层相对于第一源/漏层和第二源/漏层横向凹入；
82.步骤s2，在所述沟道层的横向凹入依次淀积栅介质层和p型栅导体层；
83.步骤s3，在左叠层和右叠层的底部淀积sio2，然后刻蚀该sio2并停止于第一预设高度，形成第一间隔部；
84.步骤s4，刻蚀第一nmos层与第二nmos层对应位置上的p型栅导体层，在刻蚀掉的p型栅导体层的对应位置上淀积n型栅导体层；
85.步骤s5，刻蚀所述第一间隔部，形成存储单元，所述存储器件包括多个所述存储单元的存储单元阵列。
86.以下通过图2～图29对本公开实施例的存储器件的制备方法进行详细描述。图2至29示意性示出了根据本公开实施例的存储器件的制备方法处于不同阶段的流程图。
87.图2示意性示出了在衬底上形成叠层的截面图。如图2所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
88.在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。因此，例如可以通过在衬底1001中注入p型掺杂剂如硼(b)，且随后进行热退火来形成p型阱。
89.在衬底1001上，可以通过外延生长，形成依次叠置于衬底上的 pmos层、第一nmos层和第二nmos层。pmos层为p型器件，第一nmos层和第二nmos层均为n型器件。本领域技术人员知晓，半导体材料的掺杂可以通过外延生长时原位掺杂来实现，或者可以通过其他掺杂方式如离子注入来实现。通过适当调整掺杂的导电类型，可以形成p型器件或n型器件。
90.其中，pmos层包括依次竖直叠置的第一源/漏层10031、沟道限定层10051和第二源/漏层10071。类似地，第一nmos层包括依次竖直叠置的第一源/漏层10032、沟道限定层10052和第二源/漏层10072。第二 nmos层包括依次竖直叠置的第一源/漏层10033、沟道限定层10053和第二源/漏层10073。第一源/漏层10031/10032/10033的厚度例如为约 20nm～50nm，沟道限定层10051/10052/10053的厚度例如为约 15nm～100nm，第二源/漏层10071/10072/10073的厚度例如为约 20nm～50nm。
91.为区分不同mos层，在衬底1001与pmos层的第一源/漏层10031 之间设置下隔离层10021，在第一nmos层的第二源/漏层10072与第二 nmos层的第一源/漏层10033之间设置上隔离层10022。
92.上述衬底1001上相邻的层相对于彼此可以具有刻蚀选择性。例如，第一源/漏层10031/10032/10033可以包括si；沟道限定层 10051/10052/10053可以是sige，ge的组分为约10％～20％；第二源/漏层10071/10072/10073可以是si。上隔离层10022和下隔离层10021均可以是sige，厚度约为10nm～20nm，ge的组分为约10％～20％。
93.另外，在第二nmos层的第二源/漏层10073上，还淀积有硬掩膜层1009，以方便构图。硬掩膜层1009可以包括氮化物，例如sin，厚度约为50nm～200nm。
94.图3(a)示意性示出了光刻胶构图区域的俯视图。图3(b)为根据图3(a) 形成的沿
aa
′
线的截面图。
95.接着，如图3(a)和3(b)所示，在硬掩膜层1009上旋涂光刻胶，通过曝光、显影等过程将光刻胶构图为图3(a)定义的光刻器件区域形状，并以构图后的光刻胶为掩模，沿竖直方向依次刻蚀硬掩膜层1009直至衬底 1001上表面，然后再去除光刻胶。
96.需要说明的是，图3(b)的a-a截面图仅仅截取了图3(a)中的加粗双点划线外矩形框区域中的a-a截面，后续的aa
′
截面、11
′
截面、bb
′
截面和cc
′
截面均为相应的俯视图中对应该加粗双点划线外矩形框区域截取出的截面。后续的俯视图显示区域明显大于该截面截取区域，仅仅是为了显示俯视图上多个最小sram存储单元互连形成的存储阵列的整体形状。图4(a)中的pr(photoresist，光刻胶)区域表示旋涂光刻胶的区域，未被刻蚀掉而保留原有叠层结构；深色区域表示无光刻胶的区域，也即经过刻蚀后俯视图中露出衬底1001的区域。
97.于是，如图3(b)的所示，在沿aa
′
线的截面上的单个sram存储单元上，刻蚀后形成水平方向间隔排布的左叠层和右叠层，每个叠层在衬底1001上的截面形成为矩形的柱状。由此，叠层中的各层相应侧壁可以在竖直方向上共面。
98.另外，仅仅为了说明最小sram存储单元的具体结构，图3(b)中部的左叠层和右叠层之间留有的间距明显大于图3(a)中沿水平方向的相邻两矩形光刻胶的间距。
99.图4(a)示意性示出了光刻胶构图区域的俯视图。图4(b)为根据图4(a) 形成的沿aa
′
线的截面图。
100.接着，如图4(a)所示，在上下两条横向条纹以及水平方向多条纵向条纹所在区域淀积第一sic层2001，通过化学机械抛光(chemicalmechanical polishing，cmp)控制该第一sic层2001淀积停止于硬掩膜层1009的上表面。然后，除了上下两条横向条纹保留外，其他部位均旋涂光刻胶，由上至下刻蚀掉上下两条横向条纹上淀积的第一sic层2001，刻蚀停止于衬底1001的上表面。第一sic层2001的材料为sic。
101.于是，上下两条横向条纹露出衬底1001，其他部分之前衬底1001 的露出区域均填充有第一sic层2001。
102.如图4(b)所示，在aa
′
截面上且处于刻蚀之前，位于叠层结构顶层的硬掩膜层1009与第一sic层2001沿水平方向依次交错排列，硬掩膜层1009与第一sic层2001上表面均涂有光刻胶。
103.图5(a)示意性示出了光刻胶构图区域的俯视图。图5(b)为根据图5(a) 形成的沿11
′
线的截面图。
104.接着，如图5(a)和4(b)所示，去除图4(b)的光刻胶，沿垂直于上下两条横向条纹处的方向，也即竖直方向，部分刻蚀下隔离层10021、上隔离层10022以及沟道限定层10051/10052/10053的相应侧壁，于是在下隔离层10021、上隔离层10022以及沟道限定层10051/10052/10053均形成如图5(b)所示的横向sige凹槽。由于下隔离层10021、上隔离层 10022以及沟道限定层10051/10052/10053均可以是sige，方便统一刻蚀。
105.然后，在该横向sige凹槽淀积第一sio2层2011，可以通过反应离子刻蚀(reactive ion etching，rie)该第一sio2层2011，使第一sio2层2011填充并占据该横向sige凹槽，并保持第一sio2层2011外侧壁与叠层外侧壁相互齐整。第一sio2层2011的材料为sio2。
106.于是，下隔离层10021、上隔离层10022以及沟道限定层 10051/10052/10053各自
被刻蚀掉一部分，而保留另一部分，其中，刻蚀掉的一部分形成横向sige凹槽，然后被第一sio2层2011替代。
107.图6(a)示意性示出了光刻胶构图区域的俯视图。图6(b)为根据图6(a) 形成的沿11
′
线的截面图。图6(c)为根据图6(a)形成的沿aa
′
线的截面图。
108.接着，如图6(a)所示，在上下两条横向条纹处所在的衬底1001露出区域淀积第一sic层2001，通过cmp控制该第一sic层2001淀积停止于硬掩膜层1009的上表面。然后，在图6(a)中的纵向窄条纹处向下刻蚀已形成的第一sic层2001，刻蚀停止于衬底1001的上表面。可以利用终点检测方法判断刻蚀停止时刻。
109.于是，如图6(b)所示，沿11
′
线的截面上且处于刻蚀之前，两条横向条纹处所在的衬底1001上淀积有高度至硬掩膜层1009的第一sic层2001，硬掩膜层1009与第一sic层2001上表面均涂有光刻胶。
110.如图6(c)所示，沿aa
′
线的截面上，左叠层与右叠层之间淀积有高度至硬掩膜层1009的第一sic层2001，左叠层和右叠层的外侧在之前形成有第一sic层2001的位置被刻蚀掉，形成直至衬底1001的凹槽。
111.图7示意性示出了沿aa
′
线的截面图。
112.接着，如图7所示，去除光刻胶，然后在沿aa
′
线的截面上部分刻蚀下隔离层10021、上隔离层10022以及沟道限定层10051/10052/10053，于是在下隔离层10021、上隔离层10022以及沟道限定层 10051/10052/10053均形成横向sige凹槽。
113.在刻蚀后形成的横向sige凹槽以及延伸至整个器件除了衬底1001 的外表面上，外延生成第一外延层3001。其中，第一外延层3001可以为sige，ge的组分为约10％～40％。
114.需要说明的是，由于下隔离层10021和上隔离层10022厚度相对较小，第一外延层3001的外延厚度需要控制在大于下隔离层10021和上隔离层10022的最大厚度的二分之一且小于沟道限定层10051/10052/10053 的最大厚度的二分之一。由此，可以在外延过程之后，保持沟道限定层 10051/10052/10053内部仍形成横向sige凹槽，而下隔离层10021和上隔离层10022的凹槽空间被第一外延层3001大致填满。
115.图8示意性示出了沿aa
′
线的截面图。
116.接着，如图8所示，各向同性刻蚀第一外延层3001。由于下隔离层 10021和上隔离层10022的凹槽空间被第一外延层3001大致填满，在各向同性刻蚀过程中可以保留该凹槽空间内部填满的第一外延层3001，图 7的其他部分的第一外延层3001均被刻蚀掉。
117.图9示意性示出了沿aa
′
线的截面图。
118.接着，如图9所示，在图8的沟道限定层10051/10052/10053的横向sige凹槽内淀积第二sio2层2012，然后各向异性刻蚀该第二sio2层2012的外侧壁，使第二sio2层2012填充并占据该横向sige凹槽，并保持第二sio2层2012外侧壁与叠层的外侧壁相互齐整。第二sio2层 2012的材料为sio2。
119.于是，沟道限定层10051/10052/10053各自被刻蚀掉的一部分被第二sio2层2012填满。
120.图10示意性示出了沿aa
′
线的截面图。
121.接着，如图10所示，刻蚀下隔离层10021、上隔离层10022以及下隔离层10021、上隔离层10022的凹槽空间填充的第一外延层3001，在下隔离层10021和上隔离层10022的对应
位置上淀积第二sic层2002，然后回刻第二sic层2002，使第二sic层2002外侧壁与叠层的外侧壁相互齐整。第二sic层2002的材料为sic。
122.由此，下隔离层10021和上隔离层10022被第二sic层2002替代。由于图10中部的左叠层与右叠层之间之前形成有第一sic层2001，左叠层与右叠层内部的第二sic层2002可以连通属于同一材料的第一sic 层2001，因此第二sic层2002不仅形成不同叠层的层间隔离，也形成同一叠层内部不同材料层的层间隔离。
123.图11示意性示出了沿aa
′
线的截面图。
124.接着，如图11所示，刻蚀第二sio2层2012，在第二sio2层2012 的附近位置按照同一预设厚度刻蚀第一源/漏层10031/10032/10033、沟道限定层10051/10052/10053以及第二源/漏层10071/10072/10073，在刻蚀掉的位置上外延生成第二外延层3002，然后各向异性刻蚀该第二外延层3002，使得处于同一mos层的相邻第一源/漏层、沟道限定层和第二源/漏层的第二外延层3002之间形成“c”字形沟道。其中，第二外延层 3002的材料可以为si。为了便于说明，标记该“c”字形沟道为沟道层 200。
125.图12示意性示出了沿aa
′
线的截面图。
126.接着，如图12所示，在中部的左叠层和右叠层的外侧凹槽淀积第三 sio2层2013，通过cmp控制该第三sio2层2013淀积停止于硬掩膜层 1009的上表面。然后，向下刻蚀左叠层与右叠层之间的第一sic层2001，刻蚀停止于衬底1001的上表面。
127.其中，第三sio2层2013的材料为sio2，可以利用终点检测方法判断刻蚀停止时刻。
128.图13示意性示出了沿aa
′
线的截面图。
129.接着，如图13所示，选择性刻蚀沟道限定层10051/10052/10053，在沟道限定层10051/10052/10053的对应位置上淀积第四sio2层2014，通过cmp控制该第三sio2层2013淀积停止于硬掩膜层1009的上表面。然后，向下刻蚀左叠层与右叠层之间的第四sio2层2014以及左叠层和右叠层的外侧已形成的第三sio2层2013，使第四sio2层2014和第三 sio2层2013的外侧壁与叠层的外侧壁相互齐整。
130.由此，之前处于不同mos层的沟道限定层10051/10052/10053均被第三sio2层2013、第四sio2层2014以及设置于第三sio2层2013与第四sio2层2014之间的沟道层200所取代。
131.图14示意性示出了沿aa
′
线的截面图。
132.接着，如图14所示，刻蚀第四sio2层2014和第三sio2层2013，在第四sio2层2014和第三sio2层2013的对应位置上依次淀积栅介质层4001和p型栅导体层4002，形成p型栅堆叠。由此，栅介质层4001 填充到第四sio2层2014和第三sio2层2013的凹入部中，p型栅导体层 4002充满栅介质层4001的内壁。为控制刻蚀深度，最后还需对形成的p 型栅导体层4002进行回刻。
133.其中，栅介质层4001可以选用具有高介电常数的介电材料，例如 hfo2，厚度为约1nm～5nm。p型栅导体层4002可以大致共形的方式淀积形成于栅介质层4001表面，从而充满栅介质层4001的内壁。p型栅导体层4002可以包括p型功函数调节金属和p型栅导电金属。
134.如此形成的p型栅堆叠(包括栅介质层4001和p型栅导体层4002) 分别形成于pmos层、第一nmos层和第二nmos层所处的沟道层200 的横向外周，该p型栅堆叠可以嵌入到第一源/漏层10031/10032/10033 与第二源/漏层10071/10072/10073之间，并围绕沟道层200的
横向外周。
135.图15示意性示出了沿aa
′
线的截面图。
136.接着，如图15所示，在每个叠层底部淀积sio2，然后刻蚀该sio2并停止于第一预设高度，形成第一间隔部301。具体地，该第一预设高度高于pmos层的第二源/漏层10071的底部，且低于第一nmos层的第一源/漏层10032的顶部。由此，第一间隔部301可以将pmos层所处的p型栅导体层4002隔离开，避免后续影响。
137.然后，刻蚀第一nmos层与第二nmos层对应位置上的p型栅导体层4002，在p型栅导体层4002对应位置上淀积n型栅导体层4003，形成n型栅堆叠。为控制刻蚀深度，最后还需对形成的n型栅导体层4003 进行回刻。
138.于是，在第一nmos层与第二nmos层上，n型栅导体层4003可以大致共形的方式淀积形成于栅介质层4001表面，从而充满栅介质层 4001的内壁。n型栅导体层4003可以包括n型功函数调节金属和n型栅导电金属。
139.如此形成的n型栅堆叠(包括栅介质层4001和n型栅导体层4003) 分别形成于第一nmos层与第二nmos层所处的沟道层200的横向外周，该n型栅堆叠可以嵌入到第一源/漏层10032/10033与第二源/漏层 10072/10073之间，并围绕沟道层200的横向外周。
140.图16示意性示出了沿aa
′
线的截面图。
141.接着，如图16所示，刻蚀第一间隔部301，形成最小的sram存储单元的结构。
142.具体地，该sram存储单元可以包括：衬底；衬底上的存储单元阵列，包括多个存储单元，其中，每个存储单元包括：水平方向间隔排布的左叠层和右叠层，左叠层和右叠层均包括依次叠置于衬底上的下隔离层、pmos层、第一nmos层、上隔离层和第二nmos层，pmos层、第一nmos层和第二nmos层均包括竖直叠置的第一源/漏层、沟道层和第二源/漏层，沟道层相对于第一源/漏层和第二源/漏层横向凹入；栅堆叠，在竖直方向上介于第一源/漏层与第二源/漏层之间，且设于沟道层的相对两侧以嵌入沟道层的横向凹入。同时，sram存储单元还包括：硬掩膜层，设置于第二nmos层的第一源/漏层上。
143.图17(a)示意性示出了光刻胶构图区域的俯视图。图17(b)为根据图 17(a)形成的沿aa
′
线的截面图。图17(c)为根据图17(a)形成的沿bb
′
线的截面图。
144.接着，如图17(a)所示，在pr所在区域旋涂光刻胶，未旋涂光刻胶的区域沿水平方向部分刻蚀第一源/漏层10031/10032/10033和第二源/漏层10071/10072/10073。优选地，第一源/漏层10031/10032/10033和第二源/漏层10071/10072/10073的刻蚀深度均可以为p型栅导体层4002或n 型栅导体层4003沿水平方向的二分之一。
145.于是，如图17(b)所示，沿aa
′
线的截面上涂有光刻胶pr，因此未被刻蚀。如图17(c)所示，沿bb
′
线的截面上的中部左叠层未旋涂光刻胶，则该部分的第一源/漏层10031/10032/10033和第二源/漏层 10071/10072/10073均被部分刻蚀，刻蚀深度近似为p型栅导体层4002 或n型栅导体层4003沿水平方向的二分之一。
146.图18(a)示意性示出了光刻胶构图区域的俯视图。图18(b)为根据图 18(a)形成的沿aa
′
线的截面图。图18(c)为根据图18(a)形成的沿bb
′
线的截面图。图18(d)为根据图18(a)形成的沿cc
′
线的截面图。
147.接着，如图18(a)所示，在pr所在区域旋涂光刻胶，未旋涂光刻胶的区域沿水平方向部分刻蚀p型栅导体层4002和n型栅导体层4003。优选地，p型栅导体层4002和n型栅导体
层4003的刻蚀深度均可以为p 型栅导体层4002或n型栅导体层4003沿水平方向的二分之一。
148.需要说明的是，图18(a)中的pr所在区域在最佳情况下与图17(a) 中的pr所在区域互补，也即两区域无共同交集且共同构成整个俯视图的器件外轮廓。
149.于是，如图18(b)所示，沿aa
′
线的截面上均未旋涂光刻胶，则该截面的p型栅导体层4002和n型栅导体层4003均被部分刻蚀，刻蚀深度近似为p型栅导体层4002或n型栅导体层4003沿水平方向的二分之一。
150.如图18(c)所示，沿bb
′
线的截面上的中部左叠层涂有光刻胶而右叠层未涂光刻胶，则图中的右叠层上的p型栅导体层4002和n型栅导体层4003被部分刻蚀。另外，由于该截面上的中部左叠层在前述图17(a)中未被光刻胶覆盖，该图中的左叠层上的第一源/漏层10031/10032/10033 和第二源/漏层10071/10072/10073均在前述图17(a)被部分刻蚀。
151.如图18(d)所示，沿cc
′
线的截面均未涂光刻胶，则所有叠层结构上的p型栅导体层4002和n型栅导体层4003均被部分刻蚀。还需要说明的是，由于该沿cc
′
线的截面的中部左叠层在前述图17(a)中也暴露于外，也即未被光刻胶覆盖，则该截面上的中部左叠层的第一源/漏层 10031/10032/10033和第二源/漏层10071/10072/10073也均被部分刻蚀。因此，图18(d)中的中部左叠层的第一源/漏层10031/10032/10033、第二源/漏层10071/10072/10073以及p型栅导体层4002和n型栅导体层4003 均被部分刻蚀，由于光刻工艺的间隙无法避免，导致栅极金属和源/漏层可以看到外伸出的若干条栅极金属纳米线。
152.图19(a)示意性示出了光刻胶构图区域的俯视图。图19(b)为根据图 19(a)形成的沿aa
′
线的截面图。图19(c)为根据图19(a)形成的沿bb
′
线的截面图。图19(d)为根据图19(a)形成的沿cc
′
线的截面图。
153.接着，如图19(a)所示，在衬底1001的露出区域淀积第三sic层2003，通过cmp控制该第三sic层2003淀积停止于硬掩膜层1009的上表面。然后，向下刻蚀已形成的第三sic层2003，刻蚀停止于衬底1001的上表面。第三sic层2003可以为sic材料，可以利用终点检测方法判断刻蚀停止时刻。
154.由此，各个叠层之前因部分刻蚀而露出的凹入部均被第三sic层 2003填满，以隔离同一叠层不同高度下的p型栅导体层4002和n型栅导体层4003。并且，叠层中的各层相应外侧壁可以在竖直方向上共面。
155.于是，如图19(b)所示，沿aa
′
线的截面上，图18(b)中处于不同mos 层的p型栅导体层4002和n型栅导体层4003的凹入部均被第三sic层 2003填满。
156.如图19(c)所示，沿bb
′
线的截面上，图18(c)处于不同mos层的第一源/漏层10031/10032/10033、第二源/漏层10071/10072/10073以及p 型栅导体层4002和n型栅导体层4003的凹入部均被第三sic层2003 填满。类似地，如图19(d)所示，沿cc
′
线的截面上，图18(d)处于不同 mos层的第一源/漏层10031/10032/10033、第二源/漏层 10071/10072/10073以及p型栅导体层4002和n型栅导体层4003的凹入部均被第三sic层2003填满。
157.图20示意性示出了沿aa
′
线的截面图。
158.接着，如图20所示，沿aa
′
线的截面上，在衬底1001的露出区域淀积第五sio2层2015，通过cmp控制该第五sio2层2015淀积停止于硬掩膜层1009的上表面。由此，第五sio2层2015可以在左叠层与右叠层之间形成浅槽隔离(shallow trench isolation，sti)。
159.图21(a)示意性示出了光刻胶构图区域的俯视图。图21(b)为根据图21(a)形成的沿aa
′
线的截面图。
160.如图21(a)所示，在aa
′
截面的上下两侧的水平宽条纹未被光刻胶覆盖，其他部位均覆盖有光刻胶。在该水平宽条纹处向下刻蚀第五sio2层2015，刻蚀停止于第二预设高度。该第二预设高度高于第一源/漏层 10031的底部且低于第一源/漏层10031的顶部。
161.然后，为了降低有源区的串联电阻和接触电阻，也需要在有源区上形成金属硅化物，通过金属硅化物工艺(silicide)对第五sio2层2015 表面进行处理。silicide可以使得金属不会与接触的sio2材料发生反应，所以silicide能够很好地与有源区和多晶硅栅对准。
162.接着，在刻蚀后的第五sio2层2015上淀积第一金属层5001，通过 cmp控制第一金属层5001淀积停止于硬掩膜层1009的上表面。然后，向下刻蚀该第一金属层5001，刻蚀停止于第三预设高度。
163.该第三预设高度高于第一源/漏层10031的顶部且低于第二源/漏层 10071的底部。结合附图1可知，第一金属层5001可以用于形成电源线 vdd。
164.图22示意性示出了沿aa
′
线的截面图。
165.接着，如图22所示，参照图20、图21(a)和21(b)工艺，在第一金属层5001上依次形成第六sio2层2016和第二金属层5002。与前述图20、图21(a)和21(b)工艺不同的是，第六sio2层2016刻蚀停止于第四预设高度，第二金属层5002刻蚀停止于第五预设高度。
166.具体来说，在第一金属层5001上淀积第六sio2层2016，通过cmp 控制该第六sio2层2016淀积停止于硬掩膜层1009的上表面，从而第六 sio2层2016在左叠层与右叠层之间形成sti。然后，向下刻蚀该第六 sio2层2016，刻蚀停止于第四预设高度，由此实现在第一金属层5001 上形成第六sio2层2016。
167.接着，在第六sio2层2016上淀积第二金属层5002，通过cmp控制该第二金属层5002淀积停止于硬掩膜层1009的上表面。然后，向下刻蚀该第二金属层5002，刻蚀停止于第四预设高度，由此实现在第六 sio2层2016上形成第二金属层5002。
168.该第四预设高度高于第一源/漏层10032的顶部且低于第二源/漏层10072的底部。由此，第六sio2层2016可以在左叠层与右叠层之间形成浅槽隔离。
169.该第五预设高度高于第二源/漏层10072的底部且低于第二源/漏层10072的顶部。结合附图1可知，第二金属层5002可以用于形成接地线 gnd。
170.在第二金属层5002形成之后，还需在第二金属层5002上淀积第七 sio2层2017，通过cmp控制该第七sio2层2017淀积停止于硬掩膜层 1009的上表面。
171.图23(a)示意性示出了光刻胶构图区域的俯视图。图23(b)为根据图 23(a)形成的沿bb
′
线的截面图。
172.接着，如图23(a)和图23(b)所示，在bb
′
截面的上下两侧的小矩形框未被光刻胶覆盖，属于衬底1001的露出区域，其他部位均覆盖有光刻胶pr。并且，该衬底1001的露出区域正好将单个最小sram存储单元的左叠层与右叠层之间的区域露出。
173.在该bb
′
截面的上下两侧的矩形框区域向下刻蚀第七sio2层2017，刻蚀停止于第六预设高度，然后去除光刻胶。该第六预设高度高于第一源/漏层10031的顶部且低于第二源/漏层10071的底部。
174.为了降低有源区的串联电阻和接触电阻，也需要在有源区上形成金属硅化物，通过金属硅化物工艺(silicide)对第七sio2层2017表面进行处理。
175.图24示意性示出了沿bb
′
线的截面图。
176.接着，如图24所示，在bb
′
截面的第七sio2层2017上淀积第三金属层5003，通过cmp控制第三金属层5003淀积停止于硬掩膜层1009 的上表面。然后，向下刻蚀该第三金属层5003，刻蚀停止于第七预设高度。
177.该第七预设高度高于第一源/漏层10032的顶部且低于第二源/漏层 10072的底部。结合附图1可知，第三金属层5003可以用于将第一cmos 的输入节点in1与第二cmos的输出节点out2相连，同时将第二 cmos的输入节点in2与第一cmos的输出节点out1相连。
178.图25示意性示出了沿bb
′
线的截面图。
179.接着，如图25所示，在bb
′
截面的第三金属层5003上淀积第四sic 层2004，通过cmp控制第四sic层2004淀积停止于硬掩膜层1009的上表面。然后，向下刻蚀该第四sic层2004并停止于第八预设高度，在第四sic层2004的顶部中间位置继续刻蚀并停止于第三金属层5003上表面，形成左右隔开且呈台阶结构的第二间隔部。
180.其中，该第八预设高度高于第一源/漏层10033的底部且低于第一源 /漏层10033的顶部。由此，第二间隔部可以将第一nmos层的n型栅导体层4003隔离开，避免后续影响。
181.图26示意性示出了沿bb
′
线的截面图。
182.接着，如图26所示，在bb
′
截面的第二间隔部的内侧壁、底面以及上表面淀积第四金属层5004，通过cmp控制第四金属层5004淀积停止于硬掩膜层1009的上表面。然后，向下刻蚀该第四金属层5004并停止于第九预设高度。
183.其中，该第九预设高度高于第一源/漏层10033的底部且低于第一源 /漏层10033的顶部。结合附图1可知，第四金属层5004可以用于将第一cmos的输入节点in1、第二cmos的输出节点out2与晶体管m6 的源极相连，同时将第二cmos的输入节点in2、第一cmos的输出节点out1与晶体管m5的源极相连。
184.图27(a)示意性示出了光刻胶构图区域的俯视图。图27(b)为根据图 27(a)形成的沿bb
′
线的截面图。
185.接着，如图27(a)和图27(b)所示，去除光刻胶，在所有上表面淀积第八sio2层2018，使所有材料层上表面覆盖有第八sio2层2018。
186.图28(a)示意性示出了光刻胶构图区域的俯视图。图28(b)为根据图 28(a)形成的沿bb
′
线的截面图。
187.接着，如图28(a)所示，在第八sio2层2018的上表面旋涂光刻胶(图中未示出)以定义字线wl的区域形状。从俯视图上看，该字线wl跨接同一存储单元上左叠层的前端面与右叠层的后端面。以构图后的光刻胶为掩模，向下刻蚀第八sio2层2018，刻蚀停止于第十预设高度。该第十预设高度高于第一源/漏层10033的顶部且低于第二源/漏层10073的底部，使处于第二nmos层的n型栅导体层4003部分显露出来。
188.然后，在处于第二nmos层的n型栅导体层4003的外侧壁上淀积第五金属层5005，通过cmp控制第五金属层5005淀积停止于硬掩膜层 1009的上表面。然后，向下刻蚀该第五金属层5005并停止于第十一预设高度。该第十一预设高度高于第二源/漏层10073的底部且低于第二源 /漏层10073的顶部。同时，沿bb
′
截面上，部分刻蚀邻近于n型栅导体层4003外侧
壁的第五金属层5005，使刻蚀后的第五金属层5005分别与左叠层与右叠层相对设置的外侧壁隔离开。
189.于是，如图28(b)所示，在沿水平方向的bb
′
截面上，仅有左叠层的处于第二nmos层的n型栅导体层4003不与第五金属层5005相接触，右叠层的处于第二nmos层的n型栅导体层4003也不与第五金属层 5005相接触，由此形成类似阶梯形的连接线。
190.结合附图1可知，第五金属层5005可以用于定义字线wl，使得该字线wl跨接同一存储单元上左叠层的前端面与右叠层的后端面，以接触并电连接到左叠层的前端面或右叠层的后端面处于第二nmos层的n 型栅导体层4003的外侧壁。
191.图29示意性示出了沿bb
′
线的截面图。
192.接着，如图29所示，分别在左叠层与右叠层的第二源/漏层10073 上形成金属接触部。结合附图1可知，该金属接触部可以用于形成互为相反信号的位线bl和位线
193.具体地，该金属接触部包括：嵌于左叠层的第二源/漏层10073的第一接触部6001，以及，嵌于右叠层的第二源/漏层10073的第二接触部 6001。第一接触部6001例如可以连接位线bl，相应地，第二接触部6002 例如可以连接位线
194.可以采用常规工艺来形成该金属接触部。例如，金属接触部可以通过依次在硬掩膜层1009和第二源/漏层10073中刻蚀孔洞，并在其中填充导电材料例如金属来形成。
195.由此，制备完成本公开实施例的存储器件，该存储器件以6t sram 单元作为最小的存储单元，具有更少的晶体管数量，简化了计算机的存算结构，节省了计算资源，同时提高了计算进度和计算效率。
196.根据本公开实施例的存储器件可以应用于各种电子设备。例如，电子设备可以包括存储器件和处理器。存储器件可以存储电子设备操作所需或运行过程中得到的数据。处理器可以基于存储器件中存储的数据和/ 或应用而运行。这种电子设备例如智能电话、计算机、平板电脑(pc)、可穿戴智能设备、人工智能设备、移动电源等。
197.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
198.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。