功率半导体器件的元胞结构及功率半导体器件的制作方法

1.本技术涉及半导体技术领域，具体涉及一种功率半导体器件的元胞结构及功率半导体器件。


背景技术：

2.随着柔直电网技术的发展，在电流型换流阀、直流断路器等核心装置中需要一种逆阻型全控型功率半导体器件，要求器件具有器件损耗低、关断能力高、反向恢复能力强等特性。其中，逆阻型的门极换流晶闸管(gate commutated thyristors，gct)是电力电子领域中一种电流全控型的大功率容量的半导体器件，开通特性像晶闸管，具有较低的通态损耗，关断特性如晶体管，因而具有通态损耗低、浪涌电流大，关断速度快、功率容量大等特点。
3.其中，逆阻型gct芯片10纵向上的主要结构如图1所示，包括阳极13、p+阳极区12、n-基区11、p基区14、p+基区15、n+发射区16(也称为阴极梳条)、阴极17和门极18，为pnpn四层结构，器件内部存在3个pn结，从阳极13往阴极17分别为j1结(阳极透明结)、j2结(阻断电压主结)和j3结(门阴极结)。如图2所示，从gct芯片横向上看，芯片阴极的n+发射区16(阴极梳条，即图2中的条状图案)采用扇区圆弧或者圆周均匀排布在一个晶圆中，横向上看通常呈同心辐射状态排布。
4.对于常规逆阻型gct，一方面由于p+阳极区浓度梯度大且结深较深，导致关断及反向恢复过程中过程载流子不易穿过，从而形成较高的关断损耗，不利于器件频率应用。另一方面，随着逆阻gct芯片直径的扩大，其安全工作区并不随其面积增大而显著增大，由于在远离门极接触区域容易引起电流拥挤现象，限制了芯片安全工作区的提升。
5.为降低逆阻型gct器件关断损耗，目前常用手段为辐照技术，但容易导致器件通态损耗较高，且容易降低器件阻断特性。


技术实现要素：

6.针对上述问题，本技术提供了一种功率半导体器件的元胞结构及功率半导体器件，解决了现有技术中逆阻型gct等功率半导体器件中的关断损耗高、关断能力较差的技术问题。
7.第一方面，本技术提供一种功率半导体器件的元胞结构，包括：
8.衬底，其中，所述衬底包括相对设置的第一表面和第二表面；
9.位于所述衬底内的第一导电类型第一基区；其中，所述第一基区于所述元胞结构中心位置设置有向靠近所述第二表面方向延伸的第一凸台；
10.位于所述第一基区与所述第二表面之间的阳极区；其中，所述阳极区靠近所述第一基区的一侧于与所述第一凸台对应的位置处形成凹部，所述阳极区远离所述第一基区的一侧与所述第二表面相平齐。
11.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述阳极区包
括从所述第一基区向所述第二表面依次层叠设置的第二导电类型第一子阳极区和第二导电类型第二子阳极区；
12.其中，所述第一子阳极区的离子掺杂浓度小于或等于所述第二子阳极区的离子掺杂浓度。
13.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第一子阳极区远离所述第一基区的一侧于与所述第一凸台对应的位置处形成向靠近所述第二表面方向延伸的第二凸台；
14.所述第一子阳极区包括围绕于所述第一凸台设置的第一部分。
15.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第二子阳极区包括围绕于所述第二凸台设置的第三部分，以及位于所述第二凸台的顶部与所述第二表面之间的第四部分；
16.其中，所述第四部分的结深小于所述第三部分的结深。
17.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第四部分的离子掺杂浓度小于或等于所述第三部分的离子掺杂浓度。
18.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第二凸台的顶部位于所述第一凸台的顶部靠近所述第二表面的一侧；
19.所述第一子阳极区还包括位于所述第一凸台的顶部与所述第二凸台的顶部之间的第二部分；
20.其中，所述第二部分的结深小于所述第一部分的结深，所述第一部分和所述第二部分接触。
21.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第二部分的离子掺杂浓度小于或等于所述第一部分的离子掺杂浓度。
22.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第一凸台的顶部与所述第二凸台的顶部相平齐。
23.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第一凸台的顶部与所述第二表面相平齐。
24.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第一凸台的顶部于远离所述第二表面的一侧设置有第一导电类型短路区；
25.其中，所述短路区的离子掺杂浓度大于所述第一基区的离子掺杂浓度。
26.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，还包括：
27.位于所述第一基区与所述第一表面之间且从所述第一基区向所述第一表面的方向依次层叠设置的第二导电类型第二基区、第二导电类型第三基区和第一导电类型发射区；
28.其中，所述发射区在所述第二表面上的正投影至少覆盖部分所述凹部在所述第二表面上的正投影。
29.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，所述第三基区的离子掺杂浓度大于所述第二基区的离子掺杂浓度，所述发射区的离子掺杂浓度大于所述第一基区的离子掺杂浓度。
30.根据本技术的实施例，可选地，上述功率半导体器件的元胞结构中，还包括：
31.位于所述第一表面上且并与所述发射区形成电连接的阴极；
32.位于所述第一表面上且并与所述第三基区形成电连接的门极；
33.位于所述第二表面上且并与所述阳极区形成电连接的阳极。
34.第二方面，本技术提供一种功率半导体器件，包括若干如第一方面中任一项所述的功率半导体器件的元胞结构，以及设置在至少一个所述元胞结构的第一表面上的门极引出电极。
35.根据本技术的实施例，可选地，上述功率半导体器件中，各个所述元胞结构中阳极区的第四部分的宽度沿远离所述门极引出电极的方向逐渐增大。
36.采用上述技术方案，至少能够达到如下技术效果：
37.(1)通过在第一基区于所述元胞结构中心位置设置向靠近所述第二表面方向延伸的第一凸台，使得所述阳极区靠近所述第一基区的一侧于与所述第一凸台对应的位置处形成凹部，该凹部处的阳极区的结深远小于其它区域，既可降低该处逆阻阳极发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗；
38.(2)阳极区中所述凹部的形成，通过调整所述凹部的宽度，可调整器件反向阻断额定电压；
39.(3)通过设计低发射效率阳极区的宽度，可调整芯片关断的均匀性，提高大面积功率器件的关断能力；
40.(4)低发射效率的阳极区结构设计，利于降低辐照剂量，持续保持逆阻型器件低通态损耗器件特性。
附图说明
41.附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本技术，但并不构成对本技术的限制。在附图中：
42.图1是现有的逆阻型gct芯片的剖面结构示意图；
43.图2是现有的逆阻型gct芯片的正面俯视示意图；
44.图3是本技术一示例性实施例示出的一种功率半导体器件的元胞结构的剖面结构示意图；
45.图4是本技术一示例性实施例示出的另一种功率半导体器件的元胞结构的剖面结构示意图；
46.图5是本技术一示例性实施例示出的另一种功率半导体器件的元胞结构的剖面结构示意图；
47.图6是本技术一示例性实施例示出的另一种功率半导体器件的元胞结构的剖面结构示意图；
48.图7a是本技术一示例性实施例示出的一种功率半导体器件正面俯视示意图；
49.图7b是图7a中功率半导体器件的四分之一部分的放大图；
50.图8是图7a中功率半导体器件的剖面结构示意图；
51.图9是本技术一示例性实施例示出的另一种功率半导体器件局部的正面俯视示意图；
52.图10是本技术一示例性实施例示出的另一种功率半导体器件的元胞结构的剖面结构示意图；
53.图11是图10中功率半导体器件的元胞结构组成的功率半导体器件的剖面结构示意图；
54.图12是图11中功率半导体器件的透明阳极区的宽度设计示意图；
55.在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制；
56.附图标记为：
57.10-功率半导体器件的元胞结构；11-n-基区；12-p+阳极区；13-阳极；14-p基区；15-p+第三基区；16-n+发射区(也称为阴极梳条)；17-阴极；18-门极；j1-阳极透明结；j2-阻断电压主结；j3-门阴极结；
58.20-功率半导体器件的元胞结构；20a-第一表面；20b-第二表面；21-第一基区；21a-第一凸台；w1-第一凸台的宽度；22-阳极区；221-第一子阳极区；221a-第二凸台；2211-第一部分；2212-第二部分；222-第二子阳极区；2221-第三部分；2222-第四部分；w2
‑“
透明”阳极区的宽度；23-阳极；24-第二基区；25-第三基区；26-发射区(也称为阴极梳条)；27-阴极；28-门极；
59.30-功率半导体器件的元胞结构；30a-第一表面；30b-第二表面；31-第一基区；31a-第一凸台；w1-第一凸台的宽度；32-阳极区；321-第一子阳极区；321a-第二凸台；3211-第一部分；322-第二子阳极区；3221-第三部分；3222-第四部分；w2
‑“
透明”阳极区的宽度；33-阳极；34-第二基区；35-第三基区；36-发射区(也称为阴极梳条)；37-阴极；38-门极；
60.40-功率半导体器件的元胞结构；40a-第一表面；40b-第二表面；41-第一基区；41a-第一凸台；411-短路区；w1-第一凸台的宽度；42-阳极区；421-第一子阳极区；421a-第二凸台；4211-第一部分；422-第二子阳极区；4221-第三部分；4222-第四部分；w2
‑“
透明”阳极区的宽度；43-阳极；44-第二基区；45-第三基区；46-发射区(也称为阴极梳条)；47-阴极；48-门极；
61.50-功率半导体器件的元胞结构；50a-第一表面；50b-第二表面；51-第一基区；51a-第一凸台；511-短路区；w1-第一凸台的宽度；52-阳极区；521-第一子阳极区；521a-第二凸台；5211-第一部分；522-第二子阳极区；5221-第三部分；5222-第四部分；w2
‑“
透明”阳极区的宽度；53-阳极；54-第二基区；55-第三基区；56-发射区(也称为阴极梳条)；57-阴极；58-门极；
62.60-门极引出电极。
具体实施方式
63.以下将结合附图及实施例来详细说明本技术的实施方式，借此对本技术如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本技术实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本技术的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
64.应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分
一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
65.应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
66.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
67.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述本技术的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
68.为了彻底理解本技术，将在下列的描述中提出详细的结构以及步骤，以便阐释本技术提出的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
69.实施例一
70.如图3所示，本技术实施例提供一种功率半导体器件的元胞结构20，包括衬底(图中未标注)、第一基区21、阳极区22、第二基区24、第三基区25、发射区26、阴极27、阳极23和门极28。
71.示例性地，衬底为单晶硅衬底，衬底包括相对设置的第一表面20a和第二表面20b，其中，第一表面20a于元胞结构20两侧向下设置有侧部沟槽(图中未标注)。第一表面20a上侧部沟槽的形成，使得在门极28与阴极27之间形成在一定的高度差，缩短了功率半导体器件的纵向换流路径，有利于关断速度及关断能力的提升。
72.第一基区21为第一导电类型的掺杂区，位于衬底内。在本实施例中，第一基区21与第一表面20a和第二表面20b都间隔了一定的距离。第一基区21的离子掺杂浓度及结深选取主要依据功率器件的阻断电压、通态压降等参数要求而定。
73.本实施例中，第一基区21于元胞结构20中心位置设置有向靠近第二表面20b方向延伸的第一凸台21a。
74.阳极区22为第二导电类型的掺杂区，位于第一基区21与第二表面20b之间，阳极区
22靠近第一基区21的一侧与第一基区21靠近第二表面20b的一侧接触，阳极区22靠近第一基区21的一侧于与第一凸台21a对应的位置处形成凹部(图中未标注)，用于与第一凸台21a相吻合。阳极区22远离第一基区21的一侧与第二表面20b平齐。
75.本实施例中，上述凹部处的阳极区22的结深远小于其它区域，既可降低该位置处的逆阻阳极23发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。而且可以调整凹部的宽度，可调整器件反向阻断额定电压。且低发射效率的阳极区22结构设计，利于降低辐照剂量，持续保持逆阻型器件低通态损耗器件特性。
76.上述凹部的宽度w1决定于阳极透明结(第一基区21与阳极区22之间的pn结)的额定电压设计值，通过上述凹部的宽度w1的调整，可以调整反向阻断额定电压。通常宽度w1的设计宽度为10μm～80μm，且不影响阳极透明结纵向上的设计电压。
77.阳极区22包括从第一基区21向第二表面20b依次层叠设置的第二导电类型第一子阳极区221和第二导电类型第二子阳极区222。
78.其中，第一子阳极区221的离子掺杂浓度小于或等于第二子阳极区222的离子掺杂浓度。这种阳极区22浓度梯度的变化，一方面能降低逆阻型器件关断损耗并提升关断能力，另一方面也能保持较高的反向恢复-di/dt能力及高通流能力。
79.本实施例中，第一子阳极区221远离第一基区21的一侧于与第一凸台21a对应的位置处形成向靠近第二表面20b方向延伸的第二凸台221a。第二凸台221a的顶部与第二表面20b之间间隔了预设距离。
80.也就是说，第二凸台221a的形成，使得第二子阳极区222靠近第一子阳极区221的一侧于与第二凸台221a对应的位置处形成另一凹部(图中未标注，后续称为第二凹部)，用于与第二凸台221a相吻合。第二凹部的形成，使得对应位置处第二子阳极区222的结深远小于其它区域，且远小于阳极区22的整体结深，当该位置处第二子阳极区222的结深小到一定阈值时，载流子易穿过，该部分阳极区22近似于“透明”阳极区，进一步降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。进一步可以实现调整器件反向阻断额定电压、关断的均匀性，进一步提高大面积功率器件关断能力。
81.本实施例中，第二凸台221a的顶部位于第一凸台21a的顶部靠近第二表面20b的一侧，即第二凸台221a的顶部与第一凸台21a的顶部之间间隔了预设距离。
82.对应的，第一子阳极区221包括围绕于第一凸台21a设置的第一部分2211，以及位于第一凸台21a的顶部与第二凸台221a的顶部之间的第二部分2212。
83.其中，第二部分2212的结深小于第一部分2211的结深，第一部分2211和第二部分2212接触。
84.第一部分2211和第二部分2212接触，以使得形成连通的第一子阳极区221。
85.第二部分2212的结深小于第一部分2211的结深，使得第二部分2212的发射效率小于第一部分2211的发射效率，进一步实现阳极区22中低发射效率区域的形成。其中，第一部分2211的结深通常决定于芯片阻断电压。
86.进一步的，第二部分2212的离子掺杂浓度小于或等于第一部分2211的离子掺杂浓度，从而进一步减小第二部分2212的发射效率。
87.第二子阳极区222包括围绕于第二凸台221a设置的第三部分2221，以及位于第二
凸台221a的顶部与第二表面20b之间的第四部分2222。
88.其中，第四部分2222的结深小于第三部分2221的结深，所以第四部分2222的发射效率低于第三部分2221的发射效率。
89.其中，第四部分2222即为上述的“透明”阳极区，载流子易穿过，降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。通过设计“透明”阳极区的宽度w2，可调整芯片关断的均匀性，提高大面积开关器件的关断能力。
90.进一步的，第四部分2222的离子掺杂浓度小于或等于第三部分2221的离子掺杂浓度，从而进一步减小第四部分2222的发射效率，进一步实现“透明”阳极区的形成。
91.本实施例中，第二导电类型第二基区24、第二导电类型第三基区25和第一导电类型发射区26位于第一基区21与第一表面20a之间且从第一基区21向第一表面20a的方向依次层叠设置。
92.其中，发射区26在第二表面20b上的正投影至少覆盖部分凹部在第二表面20b上的正投影。
93.发射区26也称为阴极梳条，也就是说，阳极区22的凹部设置在阴极梳条的对应位置处，使得阳极区22中低发射效率的区域与阴极梳条对应设置，可进一步在该处形成芯片关断时载流子快速抽取通道，进一步降低芯片关断拖尾时间和反向恢复时间，进一步降低关断损耗。
94.阳极区22与第一基区21之间形成阳极透明结j1，第一基区21与第二基区24之间形成阻断电压主结j2，第三基区25与发射区26之间形成门阴极结j3。
95.进一步的，第三基区25的离子掺杂浓度大于第二基区24的离子掺杂浓度，发射区26的离子掺杂浓度大于第一基区21的离子掺杂浓度。
96.发射区26覆盖第三基区25的部分上表面。发射区26的上表面，以及第三基区25未被发射区26覆盖的上表面，均与第一表面20a相平齐。
97.阴极27位于第一表面20a上且并与发射区26形成电连接，用于将发射区26引出。
98.门极28位于第一表面20a上且并与第三基区25形成电连接，用于将第三基区25引出。
99.阳极23位于第二表面20b上且并与阳极区22形成电连接，用于将阳极区22引出。
100.在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。具体地，根据实际需要制备的器件类型进行合理选择即可。
101.本技术提供一种功率半导体器件的元胞结构20，通过在第一基区21于元胞结构20中心位置设置向靠近第二表面20b方向延伸的第一凸台21a，使得阳极区22靠近第一基区21的一侧于与第一凸台21a对应的位置处形成凹部，该凹部处的阳极区22的结深远小于其它区域，既可降低该处逆阻阳极23发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。
102.实施例二
103.如图4所示，本技术实施例提供一种功率半导体器件的元胞结构30，包括衬底(图中未标注)、第一基区31、阳极区32、第二基区34、第三基区35、发射区36、阴极37、阳极33和门极38。
104.示例性地，衬底为单晶硅衬底，衬底包括相对设置的第一表面30a和第二表面30b，其中，第一表面30a于元胞结构30两侧向下设置有侧部沟槽(图中未标注)。第一表面30a上侧部沟槽的形成，使得在门极38与阴极37之间形成在一定的高度差，缩短了功率半导体器件的纵向换流路径，有利于关断速度及关断能力。
105.第一基区31为第一导电类型的掺杂区，位于衬底内。在本实施例中，第一基区31与第一表面30a和第二表面30b都间隔了一定的距离。第一基区31的离子掺杂浓度及结深选取主要依据功率器件的阻断电压、通态压降等参数要求而定。
106.本实施例中，第一基区31于元胞结构30中心位置设置有向靠近第二表面30b方向延伸的第一凸台31a。
107.阳极区32为第二导电类型的掺杂区，位于第一基区31与第二表面30b之间，阳极区32靠近第一基区31的一侧与第一基区31靠近第二表面30b的一侧接触，阳极区32靠近第一基区31的一侧于与第一凸台31a对应的位置处形成凹部(图中未标注)，用于与第一凸台31a相吻合。阳极区32远离第一基区31的一侧与第二表面30b平齐。
108.本实施例中，上述凹部处的阳极区32的结深远小于其它区域，既可降低该位置处的逆阻阳极33发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。而且可以调整凹部的宽度，可调整器件反向阻断额定电压。且低发射效率的阳极区32结构设计，利于降低辐照剂量，持续保持逆阻型器件低通态损耗器件特性。
109.上述凹部的宽度w1决定于阳极透明结j1(第一基区31与阳极区32之间的pn结)的额定电压设计值，通过上述凹部的宽度w1的调整，可以调整反向阻断额定电压。通常宽度w1的设计宽度为10μm～80μm，且不影响阳极透明结j1纵向上的设计电压。
110.阳极区32包括从第一基区31向第二表面30b依次层叠设置的第二导电类型第一子阳极区321和第二导电类型第二子阳极区322。
111.其中，第一子阳极区321的离子掺杂浓度小于或等于第二子阳极区322的离子掺杂浓度。这种阳极区32浓度梯度的变化，一方面能降低逆阻型器件关断损耗并提升关断能力，另一方面也能保持较高的反向恢复-di/dt能力及高通流能力。
112.本实施例中，第一子阳极区321远离第一基区31的一侧于与第一凸台31a对应的位置处形成向靠近第二表面30b方向延伸的第二凸台321a。第二凸台321a的顶部与第二表面30b之间间隔了预设距离。
113.也就是说，第二凸台321a的形成，使得第二子阳极区322靠近第一子阳极区321的一侧于与第二凸台321a对应的位置处形成另一凹部(图中未标注，后续称为第二凹部)，用于与第二凸台321a相吻合。第二凹部的形成，使得对应位置处第二子阳极区322的结深远小于其它区域，且远小于阳极区32的整体结深，当该位置处第二子阳极区322的结深小到一定阈值时，载流子易穿过，该部分阳极区32近似于“透明”阳极区，进一步降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。进一步可以实现调整器件反向阻断额定电压、关断的均匀性，进一步提高大面积功率器件关断能力。
114.本实施例中，第一凸台31a的顶部与第二凸台321a的顶部相平齐。此时第一凸台31a的顶部与第二凸台321a的顶部与第二表面30b的距离相同。
115.对应的，第一子阳极区321包括围绕于第一凸台31a设置的第一部分3211，也即第
二凸台321a是围绕于第一凸台31a的设置的。其中，第一部分3211的结深通常决定于芯片阻断电压。
116.也就是说，本实施例中，第一子阳极区321中于第一凸台31a对应位置处，没有结深较低的部分，即没有发射效率较低的部分，但是通过第一部分3211仍可以形成第二凸台321a，仍然能够在第二子阳极区322中形成“透明”阳极区。
117.进一步的，第一凸台31a的顶部还可以继续向第二表面30b延伸(图中未示出)，甚至延伸至与第二表面30b相平齐。此时，由于第二凸台321a的顶部仍与第二表面30b间隔了一定的距离，同样的，第二凸台321a仍然能够在第二子阳极区322中形成“透明”阳极区。而且第一凸台31a向下延伸的部分，可以进一步实现阳极区32中低发射效率区域的形成。
118.第二子阳极区322包括围绕于第二凸台321a设置的第三部分3221，以及位于第二凸台321a的顶部与第二表面30b之间的第四部分3222。
119.其中，第四部分3222的结深小于第三部分3221的结深，所以第四部分3222的发射效率低于第三部分3221的发射效率。
120.其中，第四部分3222即为上述的“透明”阳极区，载流子易穿过，降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。通过设计“透明”阳极区的宽度w2，可调整芯片关断的均匀性，提高大面积开关器件的关断能力。
121.进一步的，第四部分3222的离子掺杂浓度小于或等于第三部分3221的离子掺杂浓度，从而进一步减小第四部分3222的发射效率，进一步实现“透明”阳极区的形成。
122.本实施例中，第二导电类型第二基区34、第二导电类型第三基区35和第一导电类型发射区36位于第一基区31与第一表面30a之间且从第一基区31向第一表面30a的方向依次层叠设置。
123.其中，发射区36在第二表面30b上的正投影至少覆盖部分凹部在第二表面30b上的正投影。
124.发射区36也称为阴极梳条，也就是说，阳极区32的凹部设置在阴极梳条的对应位置处，使得阳极区32中低发射效率的区域与阴极梳条对应设置，可进一步在该处形成芯片关断时载流子快速抽取通道，进一步降低芯片关断拖尾时间和反向恢复时间，进一步降低关断损耗。
125.阳极区32与第一基区31之间形成阳极透明结j1，第一基区31与第二基区34之间形成阻断电压主结j2，第三基区35与发射区36之间形成门阴极结j3。
126.进一步的，第三基区35的离子掺杂浓度大于第二基区34的离子掺杂浓度，发射区36的离子掺杂浓度大于第一基区31的离子掺杂浓度。
127.发射区36覆盖第三基区35的部分上表面。发射区36的上表面，以及第三基区35未被发射区36覆盖的上表面，均与第一表面30a相平齐。
128.阴极37位于第一表面30a上且并与发射区36形成电连接，用于将发射区36引出。
129.门极38位于第一表面30a上且并与第三基区35形成电连接，用于将第三基区35引出。
130.阳极33位于第二表面30b上且并与阳极区32形成电连接，用于将阳极区32引出。
131.在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。具体地，根据实际需要制
备的器件类型进行合理选择即可。
132.本技术提供一种功率半导体器件的元胞结构30，通过在第一基区31于元胞结构30中心位置设置向靠近第二表面30b方向延伸的第一凸台31a，使得阳极区32靠近第一基区31的一侧于与第一凸台31a对应的位置处形成凹部，该凹部处的阳极区32的结深远小于其它区域，既可降低该处逆阻阳极33发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。
133.实施例三
134.如图5所示，本技术实施例提供一种功率半导体器件的元胞结构40，包括衬底(图中未标注)、第一基区41、阳极区42、第二基区44、第三基区45、发射区46、阴极47、阳极43和门极48。
135.示例性地，衬底为单晶硅衬底，衬底包括相对设置的第一表面40a和第二表面40b，其中，第一表面40a于元胞结构40两侧向下设置有侧部沟槽(图中未标注)。第一表面40a上侧部沟槽的形成，使得在门极48与阴极47之间形成在一定的高度差，缩短了功率半导体器件的纵向换流路径，有利于关断速度及关断能力。
136.第一基区41为第一导电类型的掺杂区，位于衬底内。在本实施例中，第一基区41与第一表面40a和第二表面40b都间隔了一定的距离。第一基区41的离子掺杂浓度及结深选取主要依据功率器件的阻断电压、通态压降等参数要求而定。
137.本实施例中，第一基区41于元胞结构40中心位置设置有向靠近第二表面40b方向延伸的第一凸台41a。
138.阳极区42为第二导电类型的掺杂区，位于第一基区41与第二表面40b之间，阳极区42靠近第一基区41的一侧与第一基区41靠近第二表面40b的一侧接触，阳极区42靠近第一基区41的一侧于与第一凸台41a对应的位置处形成凹部(图中未标注)，用于与第一凸台41a相吻合。阳极区42远离第一基区41的一侧与第二表面40b平齐。
139.本实施例中，上述凹部处的阳极区42的结深远小于其它区域，既可降低该位置处的逆阻阳极43发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。而且可以调整凹部的宽度，可调整器件反向阻断额定电压。且低发射效率的阳极区42结构设计，利于降低辐照剂量，持续保持逆阻型器件低通态损耗器件特性。
140.上述凹部的宽度w1决定于阳极透明结j1(第一基区41与阳极区42之间的pn结)的额定电压设计值，通过上述凹部的宽度w1的调整，可以调整反向阻断额定电压。通常宽度w1的设计宽度为10μm～80μm，且不影响阳极透明结j1纵向上的设计电压。
141.阳极区42包括从第一基区41向第二表面40b依次层叠设置的第二导电类型第一子阳极区421和第二导电类型第二子阳极区422。
142.其中，第一子阳极区421的离子掺杂浓度小于或等于第二子阳极区422的离子掺杂浓度。这种阳极区42浓度梯度的变化，一方面能降低逆阻型器件关断损耗并提升关断能力，另一方面也能保持较高的反向恢复-di/dt能力及高通流能力。
143.本实施例中，第一子阳极区421远离第一基区41的一侧于与第一凸台41a对应的位置处形成向靠近第二表面40b方向延伸的第二凸台421a。第二凸台421a的顶部与第二表面40b之间间隔了预设距离。
144.也就是说，第二凸台421a的形成，使得第二子阳极区422靠近第一子阳极区421的一侧于与第二凸台421a对应的位置处形成另一凹部(图中未标注，后续称为第二凹部)，用于与第二凸台421a相吻合。第二凹部的形成，使得对应位置处第二子阳极区422的结深远小于其它区域，且远小于阳极区42的整体结深，当该位置处第二子阳极区422的结深小到一定阈值时，载流子易穿过，该部分阳极区42近似于“透明”阳极区，进一步降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。进一步可以实现调整器件反向阻断额定电压、关断的均匀性，进一步提高大面积功率器件关断能力。
145.本实施例中，第一凸台41a的顶部与第二凸台421a的顶部相平齐。此时第一凸台41a的顶部和第二凸台421a的顶部与第二表面40b的距离相同。
146.对应的，第一子阳极区421包括围绕于第一凸台41a设置的第一部分4211，也即第二凸台421a是围绕于第一凸台41a的设置的。其中，第一部分4211的结深通常决定于芯片阻断电压。
147.也就是说，本实施例中，第一子阳极区421中于第一凸台41a对应位置处，没有结深较低的部分，即没有发射效率较低的部分，但是通过第一部分4211仍可以形成第二凸台421a，仍然能够在第二子阳极区422中形成“透明”阳极区。
148.本实施例中，第一凸台41a的顶部于远离第二表面40b的一侧设置有第一导电类型短路区411。
149.其中，短路区411的离子掺杂浓度大于第一基区41的离子掺杂浓度。可以理解为，短路区411延伸至阳极区42中，降低阳极区42在该处位置处的发射效率，因此短路区411的设置可以进一步实现阳极区42中低发射效率区域的形成。
150.第二子阳极区422包括围绕于第二凸台421a设置的第三部分4221，以及位于第二凸台421a的顶部与第二表面40b之间的第四部分4222。
151.其中，第四部分4222的结深小于第三部分4221的结深，所以第四部分4222的发射效率低于第三部分4221的发射效率。
152.其中，第四部分4222即为上述的“透明”阳极区，载流子易穿过，降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。通过设计“透明”阳极区的宽度w2，可调整芯片关断的均匀性，提高大面积开关器件的关断能力。
153.进一步的，第四部分4222的离子掺杂浓度小于或等于第三部分4221的离子掺杂浓度，从而进一步减小第四部分4222的发射效率，进一步实现“透明”阳极区的形成。
154.本实施例中，第二导电类型第二基区44、第二导电类型第三基区45和第一导电类型发射区46位于第一基区41与第一表面40a之间且从第一基区41向第一表面40a的方向依次层叠设置。
155.其中，发射区46在第二表面40b上的正投影至少覆盖部分凹部在第二表面40b上的正投影。
156.发射区46也称为阴极梳条，也就是说，阳极区42的凹部设置在阴极梳条的对应位置处，使得阳极区42中低发射效率的区域与阴极梳条对应设置，可进一步在该处形成芯片关断时载流子快速抽取通道，进一步降低芯片关断拖尾时间和反向恢复时间，进一步降低关断损耗。
157.阳极区42与第一基区41之间形成阳极透明结j1，第一基区41与第二基区44之间形
成阻断电压主结j2，第三基区45与发射区46之间形成门阴极结j3。
158.进一步的，第三基区45的离子掺杂浓度大于第二基区44的离子掺杂浓度，发射区46的离子掺杂浓度大于第一基区41的离子掺杂浓度。
159.发射区46覆盖第三基区45的部分上表面。发射区46的上表面，以及第三基区45未被发射区46覆盖的上表面，均与第一表面40a相平齐。
160.阴极47位于第一表面40a上且并与发射区46形成电连接，用于将发射区46引出。
161.门极48位于第一表面40a上且并与第三基区45形成电连接，用于将第三基区45引出。
162.阳极43位于第二表面40b上且并与阳极区42形成电连接，用于将阳极区42引出。
163.在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。具体地，根据实际需要制备的器件类型进行合理选择即可。
164.本技术提供一种功率半导体器件的元胞结构40，通过在第一基区41于元胞结构40中心位置设置向靠近第二表面40b方向延伸的第一凸台41a，使得阳极区42靠近第一基区41的一侧于与第一凸台41a对应的位置处形成凹部，该凹部处的阳极区42的结深远小于其它区域，既可降低该处逆阻阳极43发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。
165.实施例四
166.如图6所示，本技术实施例提供一种功率半导体器件的元胞结构50，包括衬底(图中未标注)、第一基区51、阳极区52、第二基区54、第三基区55、发射区56、阴极57、阳极53和门极58。
167.示例性地，衬底为单晶硅衬底，衬底包括相对设置的第一表面50a和第二表面50b，其中，第一表面50a于元胞结构50两侧向下设置有侧部沟槽(图中未标注)。第一表面50a上侧部沟槽的形成，使得在门极58与阴极57之间形成在一定的高度差，缩短了功率半导体器件的纵向换流路径，有利于关断速度及关断能力。
168.第一基区51为第一导电类型的掺杂区，位于衬底内。在本实施例中，第一基区51与第一表面50a和第二表面50b都间隔了一定的距离。第一基区51的离子掺杂浓度及结深选取主要依据功率器件的阻断电压、通态压降等参数要求而定。
169.本实施例中，第一基区51于元胞结构50中心位置设置有向靠近第二表面50b方向延伸的第一凸台51a。
170.阳极区52为第二导电类型的掺杂区，位于第一基区51与第二表面50b之间，阳极区52靠近第一基区51的一侧与第一基区51靠近第二表面50b的一侧接触，阳极区52靠近第一基区51的一侧于与第一凸台51a对应的位置处形成凹部(图中未标注)，用于与第一凸台51a相吻合。阳极区52远离第一基区51的一侧与第二表面50b平齐。
171.本实施例中，上述凹部处的阳极区52的结深远小于其它区域，既可降低该位置处的逆阻阳极53发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。而且可以调整凹部的宽度，可调整器件反向阻断额定电压。且低发射效率的阳极区52结构设计，利于降低辐照剂量，持续保持逆阻型器件低通态损耗器件特性。
172.上述凹部的宽度w1决定于阳极透明结j1(第一基区51与阳极区52之间的pn结)的额定电压设计值，通过上述凹部的宽度w1的调整，可以调整反向阻断额定电压。通常宽度w1的设计宽度为10μm～80μm，且不影响阳极透明结j1纵向上的设计电压。
173.阳极区52包括从第一基区51向第二表面50b依次层叠设置的第二导电类型第一子阳极区521和第二导电类型第二子阳极区522。
174.其中，第一子阳极区521的离子掺杂浓度小于或等于第二子阳极区522的离子掺杂浓度。这种阳极区52浓度梯度的变化，一方面能降低逆阻型器件关断损耗并提升关断能力，另一方面也能保持较高的反向恢复-di/dt能力及高通流能力。
175.本实施例中，第一子阳极区521远离第一基区51的一侧于与第一凸台51a对应的位置处形成向靠近第二表面50b方向延伸的第二凸台521a。第二凸台521a的顶部与第二表面50b之间间隔了预设距离。
176.也就是说，第二凸台521a的形成，使得第二子阳极区522靠近第一子阳极区521的一侧于与第二凸台521a对应的位置处形成另一凹部(图中未标注，后续称为第二凹部)，用于与第二凸台521a相吻合。第二凹部的形成，使得对应位置处第二子阳极区522的结深远小于其它区域，且远小于阳极区52的整体结深，当该位置处第二子阳极区522的结深小到一定阈值时，载流子易穿过，该部分阳极区52近似于“透明”阳极区，进一步降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。进一步可以实现调整器件反向阻断额定电压、关断的均匀性，进一步提高大面积功率器件关断能力。
177.本实施例中，第一凸台51a的顶部与第二表面50b相平齐。对应的，第一子阳极区521包括围绕于第一凸台51a设置的第一部分5211，也即第二凸台521a是围绕于第一凸台51a的设置的。
178.此时，第一子阳极区521通过第一部分5211仍可以形成第二凸台521a，仍然能够在第二子阳极区522中形成“透明”阳极区。
179.也就是说，本实施例中，第一子阳极区521中于第一凸台51a对应位置处，没有结深较低的部分，即没有发射效率较低的部分，但是由于第二凸台521a的顶部仍与第二表面50b间隔了一定的距离，同样的，通过第二凸台521a仍然能够在第二子阳极区522中形成“透明”阳极区。
180.本实施例中，第一凸台51a的顶部于远离第二表面50b的一侧设置有第一导电类型短路区511。
181.其中，短路区511的离子掺杂浓度大于第一基区51的离子掺杂浓度。可以理解为，短路区511延伸至阳极区52中，降低阳极区52在该处位置处的发射效率，因此短路区511的设置可以进一步实现阳极区52中低发射效率区域的形成。
182.第二子阳极区522包括围绕于第二凸台521a设置的第三部分5221，以及位于第二凸台521a的顶部与第二表面50b之间的第四部分5222。
183.其中，第四部分5222的结深小于第三部分5221的结深。
184.其中，第四部分5222即为上述的“透明”阳极区，载流子易穿过，降低了芯片关断拖尾时间和反向恢复时间，降低关断损耗。通过设计“透明”阳极区的宽度w2，可调整芯片关断的均匀性，提高大面积开关器件的关断能力。
185.进一步的，第四部分5222的离子掺杂浓度小于或等于第三部分5221的离子掺杂浓
度，从而进一步减小第四部分5222的发射效率，进一步实现“透明”阳极区的形成。
186.本实施例中，第二导电类型第二基区54、第二导电类型第三基区55和第一导电类型发射区56位于第一基区51与第一表面50a之间且从第一基区51向第一表面50a的方向依次层叠设置。
187.其中，发射区56在第二表面50b上的正投影至少覆盖部分凹部在第二表面50b上的正投影。
188.发射区56也称为阴极梳条，也就是说，阳极区52的凹部设置在阴极梳条的对应位置处，使得阳极区52中低发射效率的区域与阴极梳条对应设置，可进一步在该处形成芯片关断时载流子快速抽取通道，进一步降低芯片关断拖尾时间和反向恢复时间，进一步降低关断损耗。
189.阳极区52与第一基区51之间形成阳极透明结j1，第一基区51与第二基区54之间形成阻断电压主结j2，第三基区55与发射区56之间形成门阴极结j3。
190.进一步的，第三基区55的离子掺杂浓度大于第二基区54的离子掺杂浓度，发射区56的离子掺杂浓度大于第一基区51的离子掺杂浓度。
191.发射区56覆盖第三基区55的部分上表面。发射区56的上表面，以及第三基区55未被发射区56覆盖的上表面，均与第一表面50a相平齐。
192.阴极57位于第一表面50a上且并与发射区56形成电连接，用于将发射区56引出。
193.门极58位于第一表面50a上且并与第三基区55形成电连接，用于将第三基区55引出。
194.阳极53位于第二表面50b上且并与阳极区52形成电连接，用于将阳极区52引出。
195.在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。具体地，根据实际需要制备的器件类型进行合理选择即可。
196.本技术提供一种功率半导体器件的元胞结构50，通过在第一基区51于元胞结构50中心位置设置向靠近第二表面50b方向延伸的第一凸台51a，使得阳极区52靠近第一基区51的一侧于与第一凸台51a对应的位置处形成凹部，该凹部处的阳极区52的结深远小于其它区域，既可降低该处逆阻阳极53发射效率，又能在该处形成芯片关断时载流子快速抽取通道，从而降低芯片关断拖尾时间和反向恢复时间，降低关断损耗。
197.实施例五
198.在实施例一的基础上，如图7a、图7b和图8所示，本实施例提供一种功率半导体器件，包括若干实施例一中的功率半导体器件的元胞结构20，以及设置在至少一个所述元胞结构的第一表面上的门极引出电极60。
199.如图7a所示，各个元胞结构20中的发射区26(阴极梳条，即图中的条状图案)采用扇区圆弧或者圆周均匀排布在一个晶圆中，横向上看通常呈同心辐射状态排布。
200.所述门极引出电极60的位置可以设置在功率半导体器件的边缘，如图7a所示。也可以设置在中心位置，或中间位置，如图9所示。
201.进一步的，各个所述元胞结构20中阳极区22的第四部分2222(“透明”阳极区)的宽度沿远离所述门极引出电极的方向逐渐增大。
202.通过这种“透明”阳极区的宽度w2的设计，可调整芯片关断的均匀性，提高大面积
功率器件的关断能力。
203.而且，通过控制低发射效率“透明”阳极区的宽度w2，优化芯片在通态状态中的电流密度分布，避免逆阻型功率器件在远离门极接引出电极60的位置产生电流拥挤，提升了芯片的安全工作区，从而提高逆阻型功率器件的关断能力。
204.实施例六
205.在实施例一的基础上，本实施例提供另一种功率半导体器件的元胞结构，包括衬底(图中未标注)、第一基区、阳极区、第二基区、第三基区、发射区、阴极、阳极和门极。
206.本实施例中，功率半导体器件为逆阻型gct。
207.对应的，第一基区为n-基区，n-基区的掺杂浓度由芯片阻断电压优化选择。
208.阳极区包括第一子阳极区和第二子阳极区。
209.第一子阳极区为p阳极区，p阳极区的掺杂浓度为1e13cm-3
～9e16cm-3
，p阳极区采用扩散系数较快的p型杂质扩散形成，比如铝(al)或镓(ga)杂质。
210.第二子阳极区包括第三部分和第四部分。
211.第三部分为高发射效率的p
1+
阳极区，第四部分为低发射效率的“透明”p
2+
阳极区。
212.p
1+
阳极区的掺杂浓度为5e16cm-3
～1e19cm-3
，扩散结深(距离第二表面的距离)为20μm～100μm。
[0213]“透明”p
2+
阳极区掺杂浓度为1e16cm-3
～1e19cm-3
，“透明”p
2+
阳极区的扩散结深(距离第二表面的距离)通常要比p
1+
阳极区扩散结深要浅，通常约1μm～30μm。
[0214]“透明”p
2+
阳极区的宽度w2通常为20μm～400μm。
[0215]
p
1+
阳极区及p
2+
阳极区采用p型杂质注入扩散形成，比如硼(b)杂质。
[0216]
发射区为n+发射区，掺杂浓度为1e17cm-3
～9e21cm-3
，结深为5μm～30μm，一般采用n型杂质扩散形成，比如磷(p)，横向上看通常呈同心辐射状态排布。
[0217]
第三基区为p+基区，掺杂浓度为5e16cm-3
～5e18cm-3
，结深(距离第一表面的距离)为20μm～100μm。通常采用p型杂质注入扩散形成，比如铝、镓、硼(al、ga、b)等。
[0218]
第二基区为p基区，掺杂浓度为1e13cm-3
～9e16cm-3
，结深决定于芯片阻断电压及终端结构设计。采用扩散系数较快的p型杂质扩散形成，比如铝(al)或镓(ga)杂质。
[0219]
上述各部件的位置关系与实施例一中相同，本实施例中不再赘述。
[0220]
实施例七
[0221]
在实施例一的基础上，本实施例提供另一种功率半导体器件的元胞结构，如图10所示，包括衬底(图中未标注)、第一基区、阳极区、第二基区、第三基区、发射区、阴极、阳极和门极。
[0222]
本实施例中，功率半导体器件为4英寸6500v的逆阻型gct。
[0223]
对应的第一基区为n-基区，n-基区的掺杂浓度由芯片阻断电压优化选择。掺杂浓度nd为8e12cm-3～2e13cm-3，n-基区宽度wd为1200μm～1400μm。
[0224]
阳极区包括第一子阳极区和第二子阳极区。
[0225]
第一子阳极区包括第一部分和第二部分。
[0226]
第一部分为高发射效率的p阳极区，第二部分为低发射效率的p阳极区。
[0227]
高发射效率的p阳极区表面掺杂浓度n
p
为1e15cm-3
～5e15cm-3
，结深(距离第二表面的距离)x
j11
约100μm～140μm。
[0228]
低发射效率的p阳极区表面掺杂浓度n
p
为1e15cm-3
～5e15cm-3
，结深(距离第二表面的距离)x
j12
约60μm～100μm，其宽度w1约20μm～40μm。
[0229]
第二子阳极区包括第三部分和第四部分。
[0230]
第三部分为高发射效率的p
1+
阳极区，第四部分为低发射效率的“透明”p
2+
阳极区。
[0231]
p
1+
阳极区的掺杂浓度n
ap1+
为1e18cm-5
～5e18 cm-3
，结深(距离第二表面的距离)x
jap1+
约40μm～80μm。
[0232]“透明”p
2+
阳极区位于阴极梳条下方的阳极面并与阴极梳条同心，表面掺杂浓度n
ap2+
为5e17cm-3
～1e18 cm-3
，“透明”p
2+
阳极区结深(距离第二表面的距离)x jap2+
约2μm～10μm。
[0233]
发射区为n+发射区，掺杂浓度ne为1e19cm-3
～1e20 cm-3
，结深(距离第二表面的距离)x
j3
约10μm～40μm。
[0234]
第三基区为p+基区，表面掺杂浓度n
p+
为1e17cm-3
～1e18 cm-3
，结深(距离第二表面的距离)x
jp+
约40μm～80μm。
[0235]
第二基区为p基区，表面掺杂浓度n
p
为1e15cm-3
～5e15cm-3
，结深(距离第二表面的距离)x
j2
约100μm～140μm。
[0236]
上述各部件的位置关系与实施例一中相同，本实施例中不再赘述。
[0237]
实施例八
[0238]
在实施例七的基础上，本实施例提供一种功率半导体器件，如图11所示。
[0239]
本实施例中，功率半导体器件为4英寸6500v逆阻型gct。
[0240]
如图11所示，发射区(阴极梳条)从中心到管芯终端位置依次记为no.1、no.2、
…
、no.10圈。门极引出电极位于no.5圈与no.6圈之间，为中间引出门极。
[0241]
其中，由于no.9圈与no.10圈远离门极引出电极且芯片有效面积较大，故在关断过程中存在关断延迟且关断电流密度大，因而器件损坏点常分布在该两圈所在位置。4英寸逆阻型6500v gct p
2+
阳极区(“透明”阳极区)可主要设计在第9圈与第10圈所在位置，并与gct终端处相连。
[0242]
也可以在每个阴极梳条下方都对应设置p
2+
阳极区(“透明”阳极区)，并将p
2+
阳极区的宽度设计为沿远离所述门极引出电极的方向逐渐增大。
[0243]
no.1、no.2、
…
、no.10圈中，p
2+
阳极区的宽度分别为w21、w22、
…
、其对应的p
2+
阳极区的宽度设计值可以如图12所示。
[0244]
通过这种p
2+
阳极区的宽度w2的设计，可调整芯片关断的均匀性，提高大面积功率器件的关断能力。
[0245]
而且，通过控制低发射效率“透明”阳极区的宽度w2，优化芯片在通态状态中的电流密度分布，避免逆阻型功率器件在远离门极接引出电极的位置产生电流拥挤，提升了芯片的安全工作区，从而提高逆阻型功率器件的关断能力。
[0246]
以上仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。虽然本技术所公开的实施方式如上，但的内容只是为了便于理解本技术而采用的实施方式，并非用以限定本技术。任何本技术所属技术领域内的技术人员，在不脱离本技术所公开的精神和范围的前提下，可以在实
施的形式上及细节上作任何的修改与变化，但本技术的保护范围，仍须以所附的权利要求书所界定的范围为准。