功率半导体器件的制作方法

1.本技术涉及半导体技术领域，具体涉及一种功率半导体器件。


背景技术：

2.门极换流晶闸管(gate commutated thyristors，gct)是电力电子领域中一种电流全控型的大功率容量的功率半导体器件，开通特性像晶闸管，具有较低的通态损耗，关断特性如晶体管，因而具有通态损耗低、浪涌电流大，关断速度快、功率容量大等特点。gct通常用于一些功率容量超大的电力装置中，比如冶金轧机传动系统、船舶驱动系统、电网能源质量控制装置等重工核心装备中。
3.gct芯片结构与门极可关断晶闸管(gate turn off thyristor，gto)类似，具有三端(阴极、阳极和门极)和四层pnpn结构。阴极面由数千个gct基本单元(称“阴极梳条”)并联形成，周围由整体连通的门极区所环绕，门极区由门极引出。其中，阴极梳条通常同心分圈排布，呈矩形阵列、圆弧阵列排布或者沿径向均匀排布在一个晶圆表面上，但是现有的排布方式中，阴极梳条交错程度较大导致工艺成型困难、门极快捷通道大小不一导致芯片关断均匀性较差。


技术实现要素：

4.针对上述问题，本技术提供了一种功率半导体器件，解决了现有技术中门极换流晶闸管功率半导体器件的阴极梳条的排布导致芯片关断均匀性较差的技术问题。
5.本技术提供一种功率半导体器件，包括晶圆，以及设置于所述晶圆表面的多个第一阴极梳条和门极；
6.其中，所述晶圆表面划分为具有相同圆心的多个同心圆环区和多个同心扇形区，所述多个同心圆环区和所述多个同心扇形区交叠以限定出多个图形区，所述多个第一阴极梳条间隔设置于所述多个图形区内；
7.设置于同一所述图形区内的各个所述第一阴极梳条与该图形区的径向对称轴平行，且沿其所在的所述圆环区的内环排布；
8.各个所述图形区内所述第一阴极梳条的排布间距沿与所述门极的径向距离的增加的方向先减小后增大。
9.根据本技术的实施例，可选地，上述功率半导体器件中，各个所述第一阴极梳条的长度和/或宽度沿与所述门极的径向距离的增加的方向逐渐减小。
10.根据本技术的实施例，可选地，上述功率半导体器件中，设置于同一所述图形区内的多个所述第一阴极梳条中，任意相邻两个所述第一阴极梳条之间的间距相同。
11.根据本技术的实施例，可选地，上述功率半导体器件中，还包括：设置于所述圆环区内的任意相邻两个所述图形区的交界处的第二阴极梳条；
12.其中，所述第二阴极梳条的延伸线与所述圆心相交。
13.根据本技术的实施例，可选地，上述功率半导体器件中，所述第二阴极梳条沿其所
在的所述圆环区的内环排布。
14.根据本技术的实施例，可选地，上述功率半导体器件中，设置于同一所述图形区内的所述第一阴极梳条的排布间距为第一距离；
15.所述第二阴极梳条靠近所述圆心的一端与邻近的所述第一阴极梳条之间的间距为第二距离；
16.同一所述图形区对应的所述第一距离和所述第二距离相等。
17.根据本技术的实施例，可选地，上述功率半导体器件中，所述第二阴极梳条与邻近的所述第一阴极梳条之间形成通道区。
18.根据本技术的实施例，可选地，上述功率半导体器件中，所述任意相邻两个所述图形区的交界处的所述第二阴极梳条的数量为1。
19.根据本技术的实施例，可选地，上述功率半导体器件中，所述门极设置于所述晶圆边缘、中心或中间位置的所述圆环区内。
20.根据本技术的实施例，可选地，上述功率半导体器件中，设置于同一所述图形区内的各个所述第一阴极梳条与其所在的所述圆环区的内环之间的径向间隔距离相同。
21.根据本技术的实施例，可选地，上述功率半导体器件中，设置于同一所述图形区内的各个所述第一阴极梳条的长度相同；和/或，
22.设置于同一所述图形区内的各个所述第一阴极梳条的宽度相同。
23.根据本技术的实施例，可选地，上述功率半导体器件中，所述多个同心扇形区的尺寸相同。
24.根据本技术的实施例，可选地，上述功率半导体器件中，设置有所述第一阴极梳条的各个所述圆环区的径向宽度相同。
25.根据本技术的实施例，可选地，上述功率半导体器件中，所述阴极梳条的两端呈半圆弧状。
26.采用上述技术方案，至少能够达到如下技术效果：
27.(1)梳条呈扇区圆弧均匀排布，梳条可形成近似阵列排布，不同圆环内阴极梳条交错较小，芯片关断/开通延迟时间较短。在提高芯片的阴极面积利用率、通流能力的同时，还降低阴极梳条成型的工艺难度，提升工艺成品率降低了芯片生产成本。
28.(2)图形区内的阴极梳条的间距随其与门极的径向距离变化进行变化设计，抵消寄生电感影响而提升了阴极梳条动态开关均匀性，特别有利于提升大面积芯片的关断能力，且能够简化辐照工艺。
29.(3)图形区内的阴极梳条的间距随其与门极的径向距离变化进行变化设计，降低了芯片横向结构引入的杂散电感影响，有利于扩大芯片直径设计，特别适用于大直径边缘门极芯片设计。
附图说明
30.附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本技术，但并不构成对本技术的限制。在附图中：
31.图1a是一种功率半导体器件的阴极梳条排布示意图；
32.图1b是图1a中功率半导体器件的十六分之一部分的放大图；
33.图2a是另一种功率半导体器件的阴极梳条排布示意图；
34.图2b是图2a中功率半导体器件的十六分之一部分的放大示意图；
35.图3a是另一种功率半导体器件的阴极梳条排布示意图；
36.图3b是图3a中功率半导体器件的十六分之一部分的放大示意图；
37.图4是本技术一示例性实施例示出的一种功率半导体器件中晶圆表面的划分示意图；
38.图5a是本技术一示例性实施例示出的一种功率半导体器件的阴极梳条排布示意图；
39.图5b是图5a中功率半导体器件的十六分之一部分的放大示意图；
40.图6是图5a和5b中阴极梳条的放大示意图；
41.图7a是本技术一示例性实施例示出的另一种功率半导体器件的阴极梳条排布示意图；
42.图7b是图7a中功率半导体器件的四分之一部分的放大示意图；
43.图7c是图7a中功率半导体器件的三十二分之一部分的放大示意图；
44.图8a是本技术一示例性实施例示出的另一种功率半导体器件的阴极梳条排布示意图；
45.图8b是图8a中功率半导体器件的四分之一部分的放大示意图；
46.图8c是图8a中功率半导体器件的六十四分之一部分的放大示意图；
47.在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制。
具体实施方式
48.以下将结合附图及实施例来详细说明本技术的实施方式，借此对本技术如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本技术实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本技术的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
49.应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
50.应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
51.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另
外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
52.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述本技术的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
53.为了彻底理解本技术，将在下列的描述中提出详细的结构以及步骤，以便阐释本技术提出的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
54.一种功率半导体器件10的阴极梳条排布方式，如图1a和图1b所示，各个阴极梳条12大小相同，沿晶圆11的径向排布，各个阴极梳条12的朝向均指向晶圆的中心，呈同心圆周排布。整体上图形均匀，结构简洁、分布规整，故应用较广。但阴极梳条12径向分布，各同心圆周长不等，阴极梳条12不能一一对应，且随所在圆周半径增加，径向夹角边距不断放大，阴极梳条12间隙近似梯形，各圈阴极梳条12间隙形状面积各不相同，芯片面积利用率不高。另一方面，不同圆圈中阴极梳条12相互交错排布，对开关过程中电流横向换流影响较大。
55.另一种功率半导体器件20的阴极梳条排布方式，如图2a和图2b所示，晶圆21以圆心为轴划分为十六扇形分区，扇形分区与同心圆环区交叠形成多个分区，分区内阴极梳条22呈矩形阵列排布，各个分区之间阴极梳条22仍按圆周排布。整体上图形相对规整，分区内阴极梳条22周围门极均匀一致。但各分区均有矩形与圆弧交界不规则区域浪费，降低了芯片面积的利用率，且随图形半径增加浪费更大，不适用于大直径的全控型器件。
56.另一种功率半导体器件30的阴极梳条排布方式，如图3a和图3b所示，晶圆31以圆心为轴划分为十六扇形分区，扇形分区与同心圆环区交叠形成多个分区，分区内阴极梳条32呈圆弧阵列排布，各个分区之间阴极梳条32仍按圆周排布。分区内阴极梳条32平行于分区的径向对称轴，且各分区内，阴极梳条32之间的排布间距(垂直于阴极梳条32延伸方向的)相同(包括内圈和外圈的阴极梳条32)，使得扇区内阴极梳条32之间门极区形状完全一致。扇区之间根据面积大小插入单个的另一种径向梳条。扇区之间形成门极电流快捷通道(阴极梳条32与所述另一种径向梳条之间的区域)。随着芯片发展至6英寸，在芯片外圈扇区间的门极电流快捷通道面积与扇区内阴极梳条32之间门极区面积差异较大，导致梳条成型工艺较为困难，影响器件关断均匀性。
57.上述三种结构中，其中，门极的设置方式可以为以下三种中的任意一种：
58.(1)中心门极：在晶圆的中心位置设计一片区域引出门极电极，一般直径较小的芯片采用中心门极；
59.(2)环形门极型：在阴极图形中部位置设计出一个圆环区引出门极电极，一般较大直径芯片采用环形门极。
60.(3)边缘门极型：在芯片阴极图形边缘位置设计出一个圆环形区域引出门极电极，可应用在直径较小的芯片中，此前甚少使用。
61.实施例一
62.本技术实施例提供一种功率半导体器件40，包括晶圆41以及设置于晶圆41表面的多个第一阴极梳条42和门极45。
63.其中，如图4所示，晶圆41表面划分为具有相同圆心o的多个同心圆环区411和多个同心扇形区412，多个同心圆环区411和多个同心扇形区412交叠以限定出多个图形区413，即多个同心圆环区411和多个同心扇形区412交叠的区域为基本的图形单元。
64.圆环区411的数量可以介于1至18之间，扇形区412的数量介于30至144之间，其中圆环区411的数量与晶圆41直径和第一阴极梳条42的尺寸有关。设置有第一阴极梳条42的各个圆环区411的径向宽度相同，扇形区412等分，即多个同心扇形区412的尺寸相同。
65.多个第一阴极梳条42间隔设置于多个图形区413内，如图5a和5b所示。每个第一阴极梳条42被门极区(未示出)所环绕，门极区通过门极45引出。
66.设置于同一图形区413内的各个第一阴极梳条42与该图形区413的径向对称轴平行，且沿其所在的圆环区411的内环排布。
67.上述第一阴极梳条42的排布方式可近似阵列排布，不同圆环内第一阴极梳条42交错较小，芯片关断/开通延迟时间较短。相较现有的其它排布方式，第一阴极梳条42间距可设计较小，有利于提升芯片的阴极面积利用率。
68.可以理解为，设置于同一图形区413内的各个第一阴极梳条42与其所在的圆环区411的内环之间的径向间隔距离相同。
69.进一步的，设置于同一圆环区411内的各个第一阴极梳条42与其所在的圆环区411的内环之间的径向间隔距离相同。
70.进一步的，设置于同一圆环区411内的各个第一阴极梳条42靠近圆心o的一端均与其所在的圆环区411的内环接触。
71.可以理解为，设置于同一圆环区411内的各个第一阴极梳条42靠近或远离圆心o的一端的连线，同样是以该圆心o为圆心的圆形。
72.各个图形区413内第一阴极梳条42的排布间距沿与门极45的径向距离的增加的方向先减小后增大。其中，排布间距是指图形区413内相邻两个第一阴极梳条42在垂直于其延伸方向(径向对称轴)的方向上的间距。
73.可以理解为，在与门极45的径向距离偏远和偏近的位置处，图形区413内的第一阴极梳条42的排布间距较大，排布密度较小，排布较稀疏。而在中间位置，图形区413内的第一阴极梳条42的排布间距较小，排布密度较大，排布较密集。
74.图形区413内的第一阴极梳条42的间距随其与门极45的径向距离变化进行变化设计，提升了阴极梳条动态开关均匀性，有利于提升大面积芯片的关断能力，同时有利于提高芯片的阴极面积利用率，提升芯片通流能力。另一方面，能够降低工艺难度，且能简化辐照工艺，提升了芯片生产成品率，降低芯片生产成本。
75.本实施例中，门极45可以设置于晶圆41的边缘、中心或中间位置的圆环区411内，可以理解为门极45设置在晶圆41的最外圈或中间内圈的圆环区411内，门极45的径向宽度可以为4mm至6mm。
76.也就是说，多个同心圆环区411中靠边缘和靠圆心o的圆环区411中第一阴极梳条42的排布间距较大，排布密度较小，排布较稀疏。
77.其中，在与门极45的径向距离最远(靠圆心o)的1至4圈圆环区411内，图形区413内的第一阴极梳条42的排布间距为0.3mm至0.8mm，排布更加稀疏。其它位置的第一阴极梳条42之间的排布间距可以为0.15mm至0.5mm。
78.相邻两个圆环区411内的第一阴极梳条42的排布间距差异值为5μm至60μm，相邻两个圆环区411内的第一阴极梳条42的排布间距差异很小，第一阴极梳条42的错位程度是很小的，芯片关断/开通延迟时间较短。
79.进一步的，设置于同一图形区413内的多个第一阴极梳条42中，任意相邻两个第一阴极梳条42之间的间距相同，即任意的图形区413内第一阴极梳条42是等间距设置的。
80.进一步的，位于同一圆环区411内的各个图形区413中第一阴极梳条42的排布间距相同，进一步实现第一阴极梳条42的阵列排布。
81.进一步的，上述功率半导体器件40还包括第二阴极梳条43。第二阴极梳条43设置于圆环区411内的任意相邻两个图形区413的交界处(即相邻的扇形区412的交界处)，且第二阴极梳条43的延伸线与圆心o相交，即第二阴极梳条43沿径向方向延伸。
82.第二阴极梳条43沿其所在的圆环区411的内环排布，可以理解为第二阴极梳条43和对应圆环区411内的各个第一阴极梳条42与该圆环区411的内环的径向间隔距离均相同。
83.其中，设置于同一图形区413内的第一阴极梳条42的排布间距(垂直于阴极梳条的延伸方向的方向上)为第一距离为第一距离d1。
84.第二阴极梳条43靠近圆心o的一端与邻近的第一阴极梳条42之间的间距为第二距离为第二距离d2。第二距离d2也可以看作是，通道区44靠近圆心o的一端的宽度(即最小宽度)。
85.同一图形区413对应的第一距离d1和第二距离d2相等。
86.也就是说，在设计时，可以将图形区413的内环按照第一阴极梳条42的预设数量加上1的数量进行圆弧等分，两侧设置第二阴极梳条43，中间等圆弧间距设置第一阴极梳条42。
87.这种结构设计，大大减小了阴极梳条32之间门极区尺寸与通道区44的尺寸差异，比较均匀，一方面有利于提高芯片的阴极面积利用率，提高芯片通流能力。另一方面，降低阴极梳条成型的工艺难度，提升工艺成品率降低了芯片生产成本。且这种结构便于阴极梳条成型工艺的均匀性，改善了快捷通道面积的不均匀性，解决阴极梳条成型工艺上的不均匀，比如挖槽深度、铝刻蚀等工艺上的局部不均匀，从而确保阴极梳条的关断均匀性，进而提高芯片的关断电流能力。
88.进一步的，任意相邻两个图形区413的交界处的第二阴极梳条43的数量为1。
89.第二阴极梳条43与邻近的第一阴极梳条42之间形成通道区44，即第二阴极梳条43与邻近的第一阴极梳条42之间形成的夹角区域，形成成为门极45快捷通道。通道区44近似呈梯形，靠近圆心o的一端较窄，远离圆心o的一端较宽。
90.上述结构中，同一图形区413内两侧的两个通道区44靠近圆心o的一端的宽度(即最小宽度)和远离圆心o的一端的宽度(即最大宽度)均是相同的，甚至同一圆环区411内的通道区44的宽度均相同，且通道区44的最小宽度与对应图形区413内的第一阴极梳条42的
排布间距相同，这种结构设计，进一步减小了阴极梳条32之间门极区尺寸与通道区44的尺寸差异，更加均匀，更有利于阴极梳条成型工艺的均匀性，改善了快捷通道面积的不均匀性，解决阴极梳条成型工艺上的不均匀，比如挖槽深度、铝刻蚀等工艺上的局部不均匀，从而确保阴极梳条的关断均匀性，进而提高芯片的关断电流能力。
91.上述结构中，通道区44的宽度(靠近圆心o的一端)可以通过第一阴极梳条42的数量进行控制。
92.第一阴极梳条42的结构如图6所示，其长度l为沿其延伸方向的尺寸，宽度w为垂直于其延伸方向的尺寸。第一阴极梳条42的长度l可以为1mm至6mm，第一阴极梳条42的宽度w可以为0.05mm至0.4mm，即50μm至400μm。
93.第一阴极梳条42的两端为半圆弧状，半圆的直径d等于宽度w。
94.设置于同一图形区413内的各个第一阴极梳条42的长度相同；和/或，设置于同一图形区413内的各个第一阴极梳条42的宽度相同。
95.进一步地，设置于同一圆环区411内的各个第一阴极梳条42的长度相同，宽度也相同。
96.进一步地，各个第一阴极梳条42的长度和/或宽度沿其与门极45的径向距离的增加的方向逐渐减小。本实施例中，阴极梳条的尺寸的变化设计，可进一步提升了阴极梳条动态开关均匀性，有利于提升大面积芯片的关断能力，且能够简化电子辐照工艺。
97.可以理解为，在与门极45的径向距离较小的位置(边缘门极结构中的靠外圈)，各个第一阴极梳条42的长度和/或宽度较大。
98.在与门极45的径向距离较大的位置(边缘门极结构中的靠内圈)，各个第一阴极梳条42的长度和/或宽度较小。
99.进一步的，各个第一阴极梳条42的长度和/或宽度沿其与门极45的径向距离的增加的方向的变化趋势可以呈阶梯式逐渐减小。
100.相邻两个圆环区411内的第一阴极梳条42的长度差异值为0至1mm，相邻两个圆环区411内的第一阴极梳条42的宽度差异值为5μm至60μm，确保芯片上阴极梳条的关断均匀性。
101.分别位于相邻两个圆环区411内的第一阴极梳条42的径向间距为0.1至0.5mm。
102.本实施例中，功率半导体器件40可以为gct芯片。对应的，晶圆上还设置有p+发射极、n+缓冲层、n基区等其他构成gct芯片的所需掺杂结构。
103.本实施例中，上述阴极梳条的排布方式适用于大直径边缘门极、中心门极或中间环形门极结构的gct芯片，有利于减缓器件寄生杂散电感的影响。
104.本技术提供一种功率半导体器件40，包括晶圆41，以及设置于所述晶圆41表面的多个第一阴极梳条42和门极45；其中，所述晶圆41表面划分为具有相同圆心o的多个同心圆环区411和多个同心扇形区412，所述多个同心圆环区411和所述多个同心扇形区412交叠以限定出多个图形区413，所述多个第一阴极梳条42间隔设置于所述多个图形区413内；设置于同一所述图形区413内的各个所述第一阴极梳条42与该图形区413的径向对称轴平行，且沿其所在的所述圆环区411的内环排布；各个所述图形区413内所述第一阴极梳条42的排布间距沿与所述门极45的径向距离的增加的方向先减小后增大。扇区圆弧排布，梳条可形成近似阵列排布，不同圆环内阴极梳条交错较小，芯片关断/开通延迟时间较短。图形区413内
的阴极梳条的间距随其与门极45的径向距离变化进行变化设计，提升了阴极梳条动态开关均匀性，有利于提升大面积芯片的关断能力，且能够简化辐照工艺。
105.实施例二
106.在实施例一的基础上，本实施例提供一种功率半导体器件的具体应用实例。
107.本实施例中功率半导体器件为一种4英寸gct的芯片。第一阴极梳条42排布采用32扇形区(每个扇形区的圆心角为11.25
°
)并搭配边缘门极45设计方案，其设计效果示意图如图7a、图7b和图7c所示。该晶圆的表面的中心位置还设置有中心隔离梳条46。其中边缘门极45的径向宽度设计为4.23mm，边缘门极45远离圆形的一侧与晶圆的割圆边线的径向间距为3.00mm，分别位于相邻两个圆环区内的第一阴极梳条42径向间距为0.28mm。阴极梳条的排布设计的各个参数如表1所示。
108.表1 4英寸gct32扇形区阴极梳条排布设计参数
[0109][0110]
也就是说，本实施例中，同一图形区内，第一阴极梳条42的排布间距与通道区宽度(通道区宽度是指最小宽度，即靠近圆心的一端的宽度)相同。且第一阴极梳条42的排布间距，沿与门极的径向距离的增加的方向先减小后增大。
[0111]
靠内圈和靠外圈中的圆环区内第一阴极梳条42的排布间距较大，较稀疏。靠中间位置的环区内第一阴极梳条42的排布间距较小，较密集。
[0112]
各个第一阴极梳条42的长度沿其与门极45的径向距离的增加的方向呈阶梯式减小。
[0113]
各个第一阴极梳条42的宽度沿其与门极45的径向距离的增加的方向逐渐减小。
[0114]
实施例三
[0115]
在实施例一的基础上，本实施例提供另一种功率半导体器件的具体应用实例。
[0116]
本实施例中功率半导体器件为6英寸rc-gct(逆导型的门极换流晶闸管)的芯片。第一阴极梳条42排布采用64扇形区(每个扇形区的圆心角为5.625
°
)并搭配边缘门极45设计方案，其设计效果示意图如图8a、图8b和图8c所示。该晶圆的表面的中心位置还设置有半
径为40mm的快恢复二极管frd。其中边缘门极45的径向宽度设计为4.6mm，分别位于相邻两个圆环区内的第一阴极梳条42径向间距为0.28mm。阴极梳条的排布设计的各个参数如表2所示。
[0117]
表2 6英寸rc_gct 64扇形区阴极梳条排布设计参数
[0118][0119]
也就是说，本实施例中，同一图形区内，第一阴极梳条42的排布间距与通道区宽度(通道区宽度是指最小宽度，即靠近圆心的一端的宽度)近似相同，门极快捷通道比较均匀。且第一阴极梳条42的排布间距，沿与门极45的径向距离的增加的方向近似呈先减小后增大的趋势。
[0120]
靠内圈和靠外圈中的圆环区内第一阴极梳条42的排布间距较大，交稀疏。靠中间位置的圆环区(no.3圆形区)内第一阴极梳条42的排布间距较小，较密集。
[0121]
各个第一阴极梳条42的长度沿其与门极45的径向距离的增加的方向逐渐减小。
[0122]
各个第一阴极梳条42的宽度沿其与门极45的径向距离的增加的方向逐渐减小。
[0123]
以上仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。虽然本技术所公开的实施方式如上，但的内容只是为了便于理解本技术而采用的实施方式，并非用以限定本技术。任何本技术所属技术领域内的技术人员，在不脱离本技术所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本技术的保护范围，仍须以所附的权利要求书所界定的范围为准。