一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺

一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺
技术领域
1.本发明属于功率半导体技术领域，具体涉及一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺。


背景技术：

2.功率器件半导体具有耐高压、耐高温等特点，在电力电子技术领域有着广泛的应用。自垂直双扩散金属氧化物半导体型场效应管(vertical double-diffused metal oxide semiconductor field effect transistor，简称vdmosfet)器件被研发出起，vdmosfet就以其高开关速度、低开关功耗、低驱动功率、高输入阻抗耐高压等优势在电子领域占据越来越重要的位置。
3.近年来由于第三代半导体如sic、gan等材料的发展，sic vdmosfet在导通电阻、开关时间、开关损耗和散热性能等方面得到巨大提升。sic vdmosfet有栅极、源极、漏极三个电极，通过控制栅极的电压来控制vdmosfet的关断和开启。当栅极电压低于阈值电压时，器件关断；当栅极电压高于阈值电压时，会在栅极下形成反型层导电沟道，器件开启；当栅极电压低于阈值电压时，器件关断。因此，器件的阈值电压稳定性对功率器件的可靠性影响很大。在sic vdmosfet器件的制造工艺中，目前采用最多的是对外延层进行多次al离子注入形成pwell区，通过调整pwell区注入al离子浓度来调节器件的阈值电压。
4.但是，现有sic vdmosfet器件在形成pwell区过程中，在pwell区与外延层的界面处，由于al离子的多次轰击，并且铝原子比碳原子大得多，外延层中碳化硅的部分碳硅键断裂，碳原子脱离原来的位置，在碳化硅结构中形成空位和间隙，并形成深能级陷阱，这种传统工艺导致的pwell区与外延层界面处的深能级陷阱会直接影响阈值电压的稳定性。


技术实现要素：

5.为了解决现有技术中所存在的上述问题，本发明提供了一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺。
6.本发明要解决的技术问题通过以下技术方案实现：
7.本发明提供了一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺，包括：
8.选取碳化硅epi衬底；其中，所述碳化硅epi衬底包括n+sic衬底和位于所述n+sic衬底上的n-sic外延层；
9.在所述n-sic外延层上生长牺牲氧化层；
10.去除所述牺牲氧化层；
11.在所述n-sic外延层上生长sio2阻挡层；
12.在所述sio2阻挡层两端的上表面光刻出pwell区的光刻区域，刻蚀掉所述pwell区的光刻区域内的sio2阻挡层形成pwell区的离子注入窗口；
13.在所述n-sic外延层和所述sio2阻挡层上生长c薄膜层；
14.在所述pwell区的离子注入窗口内的c薄膜层上进行多次离子注入形成pwell区；
15.去除所述pwell区的离子注入窗口外的所述c薄膜层；
16.去除所述sio2阻挡层；
17.在所述pwell区两端的上表面光刻出p+注入区的离子注入窗口，并在所述p+注入区的离子注入窗口内进行离子注入形成p+注入区；
18.在所述pwell区光刻出n+源区的离子注入窗口，并在所述n+源区的离子注入窗口内进行离子注入形成n+源区；其中，所述n+源区的离子注入窗口与所述p+注入区的离子注入窗口相邻接；
19.在所述n-sic外延层、所述pwell区、所述p+注入区和所述n+源区上生长氧化层；
20.在所述氧化层上生长n型多晶硅薄膜层；
21.在所述n型多晶硅薄膜层上光刻出栅极区域，刻蚀掉所述栅极区域外的所述氧化层和所述n型多晶硅薄膜层分别形成栅极氧化层和n型多晶硅栅极。
22.在本发明一个实施例中，所述在所述n-sic外延层上生长牺牲氧化层，包括：
23.利用热氧化工艺，在所述n-sic外延层上生长厚度为的所述牺牲氧化层。
24.在本发明一个实施例中，所述在所述n-sic外延层上生长sio2阻挡层，包括：
25.利用pecvd工艺，在所述n-sic外延层上生长厚度为的sio2阻挡层。
26.在本发明一个实施例中，所述在所述n-sic外延层和所述sio2阻挡层上生长c薄膜层，包括：
27.利用磁控溅射工艺在所述n-sic外延层和所述sio2阻挡层上生长厚度为的c薄膜层。
28.在本发明一个实施例中，所述在所述pwell区的离子注入窗口内的c薄膜层上进行多次离子注入形成pwell区，包括：
29.利用离子注入工艺，在所述pwell区的离子注入窗口内的c薄膜层上进行3～5次al离子注入形成pwell区；其中，每次al离子注入剂量为5
×
10
16
cm-3
～5
×
10
18
cm-3
、注入能量为80kev～160kev。
30.在本发明一个实施例中，所述去除所述pwell区的离子注入窗口外的所述c薄膜层，包括：
31.利用热氧化工艺，去除所述pwell区的离子注入窗口外的所述c薄膜层。
32.在本发明一个实施例中，所述在所述p+注入区的离子注入窗口内进行离子注入形成p+注入区，包括：
33.利用离子注入工艺，在所述p+注入区的离子注入窗口内进行al离子注入剂量为1
×
10
19
cm-3
～1
×
10
20
cm-3
、注入能量为80kev～160kev的al离子注入形成所述p+注入区。
34.在本发明一个实施例中，所述在所述n+源区的离子注入窗口内进行离子注入形成n+源区，包括：
35.利用离子注入工艺，在所述n+源区的离子注入窗口内进行b离子注入剂量为1
×
10
19
cm-3
～1
×
10
20
cm-3
、注入能量为100kev～180kev的b离子注入形成所述n+源区。
36.在本发明一个实施例中，所述在所述n-sic外延层、所述pwell区、所述n+源区和所
述p+注入区上生长氧化层，包括：
37.利用热氧化工艺，在所述n-sic外延层、所述pwell区、所述n+源区和所述p+注入区上生长厚度为的所述氧化层。
38.在本发明一个实施例中，所述在所述栅极氧化层上生长n型多晶硅薄膜层，包括：
39.利用pecvd工艺，在所述栅极氧化层上生长厚度为的n型多晶硅薄膜层。
40.本发明的有益效果：
41.本发明提供的提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺，在进行离子注入形成pwell区时，首先在pwell区的离子注入窗口处淀积一层c薄膜层，然后进行多次离子注入形成pwell区，由于c薄膜层的引入，可以有效填充因多次离子注入轰击而缺失的碳原子，使碳化硅结构中的空位和间隙减少，降低深能级陷阱的数量，从而提高阈值电压的稳定性，由于c薄膜层只是用于填充因多次离子注入轰击而缺失的碳原子，其引入并不会改变器件中其他性能参数，比如器件的击穿电压、特征导通电阻等；本发明在形成pwell区之前，在n-sic外延层上生长了牺牲氧化层并去除，这样的处理方式可以有效去除碳化硅epi衬底表面预先存在的表面缺陷，以减少该缺陷对后续器件制备性能的影响，由于牺牲氧化层的生长和去除是在n-sic外延层上，其并不会影响到器件的阈值电压；本发明引入的c薄膜层解决了传统制备工艺在离子注入过程产生的缺陷问题，同时引入了sio2阻挡层，其可以控制c薄膜层很好的沉积在pwell区的离子注入窗口，并防止c薄膜层沉积影响到除pwell区的其他区域，提高了器件制备的性能。
42.以下将结合附图及对本发明做进一步详细说明。
附图说明
43.图1是本发明实施例提供的一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺流程示意图；
44.图2(a)～2(m)是本发明实施例提供的一种提高碳化硅vdmosfet器件阈值电压稳定性的制备过程对应的结构示意图；
45.图3是本发明实施例提供的一种碳化硅vdmosfet器件的结构示意图。
46.附图标记说明：
47.1-n+sic衬底；2-n-sic外延层；3-pwell区；4-p+注入区；5-n+源区；6-栅极氧化层；7-多晶硅栅极；8-牺牲氧化层；9-sio2阻挡层；10-c薄膜层。
具体实施方式
48.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
49.为了提高碳化硅vdmosfet器件阈值电压的稳定性，本发明实施例提供了一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺，以及一种碳化硅vdmosfet器件。
50.第一方面，本发明实施例提供了一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺，包括以下步骤：
51.s101、选取碳化硅epi衬底；其中，碳化硅epi衬底包括n+sic衬底1和位于n+sic衬
底1上的n-sic外延层2。
52.具体而言，请参见图2(a)，本发明实施例选取的碳化硅epi衬底自下而上依次包括厚度为的n+sic衬底1和位于n+sic衬底1上厚度为的n-sic外延层2。其中，该碳化硅epi衬底可以为现有的集成碳化硅epi衬底，也可以为利用金属有机化合物化学气相淀积(metal-organic chemical vapor deposition，简称mocvd)工艺在n+sic衬底1上生长n-sic外延层2制作而得。
53.s102、在n-sic外延层2上生长牺牲氧化层8。
54.具体而言，请参见图2(b)，本发明实施例在n-sic外延层2上生长牺牲氧化层8，牺牲氧化层8的材料可以为sio2，具体包括：利用热氧化工艺，在n-sic外延层2上生长厚度为的牺牲氧化层8，热氧化工艺可以为湿氧化，湿氧化的温度为950℃～1000℃。由于选取的碳化硅epi衬底，或制备得到的碳化硅epi衬底表面可能存在缺陷，这样的缺陷会影响后续器件制备的性能，因此本发明实施例在n-sic外延层2上生长一层牺牲氧化层8并去除，这样的处理方式可以有效去除碳化硅epi衬底表面预先存在的表面缺陷，以减少该缺陷对后续器件制备性能的影响。本发明由于牺牲氧化层8的生长和去除是在n-sic外延层2上，其并不会影响到器件的阈值电压。
55.本发明实施例生长牺牲氧化层8采用的是热氧化工艺，在n-sic外延层2上实现牺牲氧化层8的原位生长，将部分n-sic外延层2氧化为牺牲氧化层8，避免了传统采用原子层沉积(atomiclayer deposition，简称ald)工艺生长牺牲氧化层8时由于刻蚀导致界面引入损伤的问题，有效减少了此时界面的表面缺陷。
56.s103、去除牺牲氧化层8。
57.具体而言，完成上述目的之后，采用湿法刻蚀工艺去除牺牲氧化层8，具体利用缓冲氧化物刻蚀(buffered oxide etch，简称boe)溶液进行湿法刻蚀形成图2(a)所示的结构，只是经过牺牲氧化层8处理后的器件表面缺陷比较小，提高了后续器件制备的性能。其中，boe溶液由49％hf水溶液：40％nh4f水溶液＝1：6(体积比)的成分混合而成。
58.s104、在n-sic外延层2上生长sio2阻挡层9。
59.具体而言，请参见图2(c)，本发明实施例提供了一种可选方案，在n-sic外延层2上生长sio2阻挡层9，具体包括：利用等离子体增强化学气相沉积(plasma enhanced chemical vapor eeposition，简称pecvd)工艺，在n-sic外延层2上生长厚度为的sio2阻挡层9。本发明实施例在此生长sio2阻挡层9的目的在于控制后续c薄膜层可以很好的沉积在pwell区的离子注入窗口，并防止c薄膜层沉积影响到除pwell区的其他区域，提高器件制备的性能。本发明sio2阻挡层9的生长与本发明c薄膜层的引入密切相关。
60.本发明实施例提供了另一种可选方案，在n-sic外延层2上生长sio2阻挡层9，具体包括：利用热氧化工艺，在n-sic外延层2上生长厚度为的sio2阻挡层9，热氧化工艺可以为湿氧化，湿氧化的温度为950℃～1000℃。同s102，采用热氧化工艺，可以减少此时界面的表面缺陷。
61.本发明实施例对于生长sio2阻挡层9的优选方案选择为：利用热氧化工艺，在n-sic外延层2上生长sio2阻挡层9。
62.s105、在sio2阻挡层9两端的上表面光刻出pwell区3的光刻区域，刻蚀掉pwell区3的光刻区域内的sio2阻挡层9形成pwell区3的离子注入窗口。
63.具体而言，请参见图2(d)，本发明实施例利用光刻胶显影技术在sio2阻挡层9两端的上表面光刻出pwell区3的光刻区域，然后利用感应耦合等离子体(inductive coupled plasma emission spectrometer，简称icp)工艺刻蚀掉pwell区3的光刻区域内的sio2阻挡层9形成pwell区3的离子注入窗口。
64.s106、在n-sic外延层2和sio2阻挡层9上生长c薄膜层10。
65.具体而言，请参见图2(e)，本发明实施例在n-sic外延层2和sio2阻挡层9上生长c薄膜层10，具体包括：利用磁控溅射工艺在n-sic外延层2和sio2阻挡层9上生长厚度为的c薄膜层10。本发明实施例在此生长c薄膜层10是因为发明人研究发现：现有sic vdmos器件的阈值电压的稳定性差原因在于，形成pwell区过程中，在pwell区与外延层的界面处，由于al离子的多次轰击，并且铝原子比碳原子大得多，外延层中碳化硅的部分碳硅键断裂，碳原子脱离原来的位置，在碳化硅结构中形成空位和间隙，并形成深能级陷阱。基于此分析，发明人提出在进行多次离子注入之前，在pwell区的离子注入窗口处淀积一层c薄膜层，然后再进行多次离子注入，由于c薄膜层的引入，可以有效填充因多次离子注入轰击而缺失的碳原子，使碳化硅结构中的空位和间隙减少，降低深能级陷阱的数量，从而提高阈值电压的稳定性；同时，本发明实施例c薄膜层只是用于填充因多次离子注入轰击而缺失的碳原子，其引入提高了阈值电压的稳定性，并不会改变器件中其他性能参数，比如器件的击穿电压、特征导通电阻等。在c薄膜层10生长过程中需要引入sio2阻挡层，在sio2阻挡层的作用下，可以更好的形成pwell区3。
66.本发明实施例生长c薄膜层10采用的是磁控溅射工艺，选用磁控溅射工艺是因为：c薄膜层10的厚度对形成pwell区3非常关键，c薄膜层10的厚度过厚导致c原子残留，残余的c原子对器件性能影响很大，c薄膜层10的厚度过薄使离子注入过程中填充缺陷的c原子太少，起不到该有的作用。经发明人研究，c薄膜层10的厚度达到时，可以起到最好的效果，而采用这种快速和低温的磁控溅射工艺，可以更好地控制c薄膜层10的生长厚度，以及c薄膜层10生长的均匀性，实现离子注入过程中因多次离子注入轰击而缺失的碳原子的有效填充。
67.s107、在pwell区3的离子注入窗口内的c薄膜层上进行多次离子注入形成pwell区3。
68.具体而言，请参见图2(f)，本发明实施例在pwell区3的离子注入窗口内的c薄膜层上进行多次离子注入形成pwell区3，包括：利用离子注入工艺，在pwell区3的离子注入窗口内的c薄膜层上进行3～5次al离子注入形成pwell区3；其中，每次al离子注入剂量为5
×
10
16
cm-3
～5
×
10
18
cm-3
、注入能量为80kev～160kev。本发明实施例为使引入的c薄膜层10尽可能填充n-sic外延层2中缺失的c原子，而又不在n-sic外延层2表面产生遗留，相较于直接在n-sic外延层2上进行离子注入的方式，此时在离子注入形成pwell区3时需要更大的离子注入能量，制备过程中由于增加了c薄膜层10这样的结构，使得制备中工艺参数，即离子注入能量，需要进行更多的考虑。经发明人研究，形成pwell区3时需要进行3～5次al离子注入，以及每次al离子注入剂量为5
×
10
16
cm-3
～5
×
10
18
cm-3
、注入能量为80kev～160kev，这样的制备工艺参数可以控制在n-sic外延层2内形成预设深度的pwell区3。
69.本发明实施例还可以通过调整推结温度来控制pwell区3的离子注入剂量，推结温度可以为800℃～950℃。
70.s108、去除pwell区3的离子注入窗口外的c薄膜层10。
71.具体而言，请参见图2(g)，本发明实施例利用热氧化工艺，去除pwell区3的离子注入窗口外的c薄膜层10，热氧化工艺可以为湿氧化，湿氧化的温度为950℃～1000℃。同s102，采用热氧化工艺，可以减少此时界面的表面缺陷。
72.s108、去除sio2阻挡层9。
73.具体而言，请参见图2(h)，采用湿法刻蚀工艺去除pwell区3的离子注入窗口外的sio2阻挡层9，具体同去除牺牲氧化层8的方法，利用boe溶液进行湿法刻蚀，boe溶液由49％hf水溶液：40％nh4f水溶液＝1：6(体积比)的成分混合而成。
74.s109、在pwell区3两端的上表面光刻出p+注入区4的离子注入窗口，并在p+注入区4的离子注入窗口内进行离子注入形成p+注入区4。
75.具体而言，请参见图2(i)，本发明实施例利用光刻胶显影技术在pwell区3两端的上表面光刻出p+注入区4的离子注入窗口，然后在p+注入区4的离子注入窗口内进行离子注入形成p+注入区4，具体包括：利用离子注入工艺，在p+注入区4的离子注入窗口内进行al离子注入剂量为1
×
10
19
cm-3
～1
×
10
20
cm-3
、注入能量为80kev～160kev的al离子注入形成p+注入区4。
76.同理，本发明实施例还可以通过调整推结温度来控制p+注入区4的离子注入剂量，推结温度可以为800℃～950℃。
77.s110、在pwell区3光刻出n+源区5的离子注入窗口，并在n+源区5的离子注入窗口内进行离子注入形成n+源区5；其中，n+源区的离子注入窗口与p+注入区的离子注入窗口相邻接。
78.具体而言，请参见图2(j)，本发明实施例利用光刻胶显影技术在pwell区3光刻出n+源区5的离子注入窗口，n+源区的离子注入窗口与p+注入区的离子注入窗口相邻接，然后在n+源区5的离子注入窗口内进行离子注入形成n+源区5，具体包括：利用离子注入工艺，在n+源区5的离子注入窗口内进行b离子注入剂量为1
×
10
19
cm-3
～1
×
10
20
cm-3
、注入能量为100kev～180kev的b离子注入形成n+源区5。
79.同理，本发明实施例还可以通过推结温度来控制n+源区5的离子注入剂量，推结温度可以为800℃～950℃。
80.s111、在n-sic外延层2、pwell区3、p+注入区4和n+源区5上生长氧化层。
81.具体而言，请参见图2(k)，本发明实施例在n-sic外延层2、pwell区3、n+源区5和p+注入区4上生长氧化层，氧化层的材料可以为sio2，具体包括：利用热氧化工艺，在n-sic外延层2、pwell区3、n+源区5和p+注入区4上生长厚度为的氧化层，热氧化工艺可以为湿氧化，湿氧化的温度为950℃～1000℃。同s102，采用热氧化工艺，可以减少此时界面的表面缺陷。
82.s112、在氧化层上生长n型多晶硅薄膜层。
83.具体而言，请参见图2(l)，本发明实施例在氧化层上生长n型多晶硅薄膜层，具体包括：利用pecvd工艺，在氧化层上生长厚度为的n型多晶硅薄膜层。
84.s113、在n型多晶硅薄膜层上光刻出栅极区域，刻蚀掉栅极区域外的氧化层和n型
多晶硅薄膜层分别形成栅极氧化层6和n型多晶硅栅极7。
85.具体而言，请参见图2(m)，本发明实施例利用光刻胶显影技术在n型多晶硅薄膜层上光刻出栅极区域，然后利用icp刻蚀工艺刻蚀掉栅极区域外的氧化层和n型多晶硅薄膜层分别形成栅极氧化层6和n型多晶硅栅极7，以完成碳化硅vdmosfet器件的制备。
86.本发明实施例中提到的mocvd、pecvd、icp刻蚀方法、湿法刻蚀和离子注入等操作均为现有技术，此处不再赘述。
87.综上所述，本发明实施例提供的提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺，在进行离子注入形成pwell区3时，首先在pwell区3的离子注入窗口处淀积一层c薄膜层，然后进行多次离子注入形成pwell区3，由于c薄膜层的引入，可以有效填充因多次离子注入轰击而缺失的碳原子，使碳化硅结构中的空位和间隙减少，降低深能级陷阱的数量，从而提高阈值电压的稳定性，由于c薄膜层10只是用于填充因多次离子注入轰击而缺失的碳原子，其引入并不会改变器件中其他性能结参数，比如器件的击穿电压、特征导通电阻等；本发明实施例在形成pwell区3之前，在n-sic外延层2上生长了牺牲氧化层8并去除，这样的处理方式可以有效去除碳化硅epi衬底表面预先存在的表面缺陷，以减少该缺陷对后续器件制备性能的影响，由于牺牲氧化层8的生长和去除是在n-sic外延层2上，其并不会影响到器件的阈值电压；本发明实施例引入的c薄膜层解决了传统制备工艺在离子注入过程产生的缺陷问题，同时引入了sio2阻挡层9，可以控制c薄膜层很好的沉积在pwell区3的离子注入窗口，并防止c薄膜层沉积影响到除pwell区3的其他区域，提高了器件制备的性能。
88.第二方面，请参见图3，本发明实施例提供了一种碳化硅vdmosfet器件，包括：
89.碳化硅epi衬底；其中，碳化硅epi衬底包括n+sic衬底1和位于n+sic衬底1上的n-sic外延层2；
90.pwell区3，位于n-sic外延层2内的两端；
91.p+注入区4，位于pwell区3内的两端；
92.n+源区5，位于pwell区3内，与p+注入区相接，并与p+注入区的表面齐平；
93.栅极氧化层6，位于n+源区5、pwell区3和n-sic外延层2上；
94.n型多晶硅栅极7，位于栅极氧化层6上；
95.其中，所述碳化硅vdmosfet器件由上述制备方法制备形成，该制备方法制备得到的碳化硅vdmosfet器件具有稳定的阈值电压。
96.需要说明的是，对于器件实施例而言，由于其基本相似于制备方法实施例，相关之处参见制备方法实施例的部分说明即可。
97.在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
98.在本发明实施例的描述中，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
99.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
100.尽管在此结合各实施例对本技术进行了描述，然而，在实施所要求保护的本技术过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。
101.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。