一种半导体器件的外延结构及其制备方法、半导体器件与流程

本发明实施例涉及半导体，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。

背景技术：

1、半导体材料氮化镓(gan)由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，比si和gaas更适合于制备高温、高频、高压和大功率器，例如用于制备氮化镓高电子迁移率晶体管(gan hemt)器件。

2、但是，由于缺少gan衬底，gan外延技术都生长在异质衬底上，gan与异质衬底之间存在晶格失配，导致异质外延的gan材料存在较多的穿透位错，影响gan的晶体质量，进而影响半导体器件的品质。

技术实现思路

1、本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，以提高外延结构的品质，进而保证半导体器件的品质。

2、第一方面，本发明实施例提供一种半导体器件的外延结构，包括：

3、衬底；

4、成核层，位于衬底的一侧；成核层包括多个岛状的成核单元，各成核单元靠近衬底一侧的表面相互连通，各成核单元远离衬底一侧的表面彼此分离；

5、缓冲层，位于成核层远离衬底的一侧；缓冲层包括3d缓冲层，3d缓冲层形成于成核层远离衬底一侧的表面。

6、可选的，成核单元包括第一边和第二边，第一边位于第二边远离衬底的一侧，第一边的边长为p1，第二边的边长为p2，且满足1＜p2/p1≤3；

7、第一边和第二边之间的高度为t1，且满足10nm≤t1≤100nm；

8、其中，第一截面垂直于衬底所在平面。

9、可选的，缓冲层还包括2d缓冲层，2d缓冲层位于3d缓冲层远离成核层的一侧。

10、可选的，3d缓冲层的厚度为t2，2d缓冲层的厚度为t3，且满足1/4≤t2/(t2+t3)≤1/2。

11、可选的，0.1μm≤t2+t3≤10μm。

12、第二方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备第一方面提供的外延结构，制备方法包括：

13、提供衬底；

14、在衬底的一侧形成成核层；成核层包括多个岛状的成核单元，各成核单元靠近衬底一侧的表面相互连通，各成核单元远离衬底一侧的表面彼此分离；

15、在成核层远离衬底的一侧形成缓冲层；缓冲层包括3d缓冲层，3d缓冲层形成于成核层远离衬底一侧的表面。

16、可选的，在衬底的一侧形成成核层，包括：

17、在第一温度和第一压力下，在衬底的一侧形成厚度为第一厚度的成核层；其中，第一温度为1050℃～1200℃，第一压力为50mbar～150mbar，第一厚度为10nm～100nm。

18、可选的，在成核层远离衬底的一侧形成缓冲层，包括：

19、在第二温度和第二压力下，在成核层远离衬底的一侧形成3d缓冲层；其中，第二温度为1000℃～1080℃，第二压力为150mbar～600mbar。

20、可选的，缓冲层还包括2d缓冲层；

21、在成核层远离衬底的一侧形成缓冲层，还包括：

22、在第三温度和第三压力下，在3d缓冲层远离成核层的一侧形成2d缓冲层；其中，第三温度为1000℃～1080℃，第三压力为50mbar～150mbar。

23、第三方面，本发明实施例还提供了一种半导体器件，包括第一方面提供的外延结构；

24、半导体器件还包括位于外延结构中远离衬底一侧的异质结结构，以及位于异质结结构远离衬底一侧的栅极、源极和漏极，栅极位于源极和漏极之间。

25、本发明实施例提供的半导体器件的外延结构，通过设置成核层包括多个岛状的成核单元，各成核单元靠近衬底一侧的表面相互连通，各成核单元远离衬底一侧的表面彼此分离，有利于3d缓冲层的生长，保证3d缓冲层能够成膜，从而可以在缓冲层的3d生长过程中，使位错弯折、湮灭，从而可以提高gan的晶体质量，保证半导体器件的品质。

技术特征：

1.一种半导体器件的外延结构，其特征在于，包括：

2.根据权利要求1所述的外延结构，其特征在于，所述成核单元包括第一边和第二边，所述第一边位于所述第二边远离所述衬底的一侧，所述第一边的边长为p1，所述第二边的边长为p2，且满足1＜p2/p1≤3；

3.根据权利要求1所述的外延结构，其特征在于，所述缓冲层还包括2d缓冲层，所述2d缓冲层位于所述3d缓冲层远离所述成核层的一侧。

4.根据权利要求3所述的外延结构，其特征在于，所述3d缓冲层的厚度为t2，所述2d缓冲层的厚度为t3，且满足1/4≤t2/(t2+t3)≤1/2。

5.根据权利要求4所述的外延结构，其特征在于，0.1μm≤t2+t3≤10μm。

6.一种半导体器件的外延结构的制备方法，用于制备权利要求1-5任一项所述的外延结构，其特征在于，包括：

7.根据权利要求6所述的制备方法，其特征在于，在所述衬底的一侧形成成核层，包括：

8.根据权利要求6所述的制备方法，其特征在于，在所述成核层远离所述衬底的一侧形成缓冲层，包括：

9.根据权利要求8所述的制备方法，其特征在于，所述缓冲层还包括2d缓冲层；

10.一种半导体器件，其特征在于，包括权利要求1-5任一项所述的外延结构；

技术总结
本发明实施例公开了一种半导体器件的外延结构及其制备方法、半导体器件，外延结构包括衬底、成核层和缓冲层；成核层位于衬底的一侧；成核层包括多个岛状的成核单元，各成核单元靠近衬底一侧的表面相互连通，各成核单元远离衬底一侧的表面彼此分离；缓冲层位于成核层远离衬底的一侧；缓冲层包括3D缓冲层，3D缓冲层形成于成核层远离衬底一侧的表面。本发明实施例的技术方案可以提高外延结构的品质，进而保证半导体器件的品质。

技术研发人员：张晖,孔苏苏
受保护的技术使用者：苏州能讯高能半导体有限公司
技术研发日：
技术公布日：2024/1/13