半导体器件的制作方法

1.本技术涉及半导体技术领域，具体涉及一种半导体器件。


背景技术：

2.将半导体器件的栅极槽制成u型槽，例如将功率mosfet(金属氧化物半导体场效应晶体管，metal
‑
oxide
‑
semiconductor field
‑
effect transistor)的栅极槽制成u型槽，即形成u型双扩散(double
‑
diffused)mosfet(udmos)。请参阅图1，现有的半导体器件(如udmos)的沟槽之间通常需要通过刻蚀工艺形成连接孔，将发射极金属与衬底连接一起，从而形成发射极与漏极的通路。由于工艺能力的限制，所以设置连接孔时通常要牺牲一部分沟槽与沟槽之间的距离，从而限制了芯片单位面积内的元胞数量。
3.为此，亟待开发出利于减小沟槽与沟槽之间的距离的半导体器件。


技术实现要素：

4.鉴于此，本技术提供一种半导体器件，以改善现有半导体器件的沟槽与沟槽之间的距离。
5.本技术提供一种半导体器件，在所述半导体器件的截面上，所述半导体器件包括：第一导电类型的半导体衬底，所述半导体衬底具有相对设置的第一主表面和第二主表面；底电极，设于所述第一主表面上；第一导电类型漂移区，设于所述第二主表面上，包括多个沟槽，所述多个沟槽间隔设置并呈阵列分布，所述沟槽内设有栅极，所述栅极与所述沟槽的槽壁之间填充有栅极氧化层，所述栅极的顶部低于所述沟槽的开口，所述栅极上覆盖有栅极氧化层；所述多个沟槽中的部分沟槽自开口端向下设有连接孔，所述连接孔与所述沟槽内的栅极接触，所述连接孔呈阵列分布；顶电极，设于所述第一导电类型漂移区和沟槽上，且填充所述连接孔，通过所述连接孔与所述栅极连接。
6.在一些实施例中，所述底电极为漏极，所述顶电极为源极；或者，所述底电极为集电极，所述顶电极为发射极。
7.在一些实施例中，设有连接孔的沟槽与未设连接孔的沟槽沿水平方向交替排列。
8.在一些实施例中，所述沟槽为u型槽。
9.在一些实施例中，所述连接孔具有倒梯形结构，所述连接孔的下底的长度大于所述沟槽的宽度。
10.在一些实施例中，定义相邻两个沟槽的中心线之间的距离为元胞尺寸，所述沟槽的宽度与所述元胞尺寸之间的比值为0.5
‑
0.7。
11.在一些实施例中，所述第一导电类型为p型或n型。
12.在一些实施例中，所述半导体器件还包括第一导电类型的源区和第二导电类型的体区，所述第一导电类型的源区和第二导电类型的体区均位于未设连接孔的沟槽两侧，且所述第一导电类型的源区设于所述第二导电类型的体区上。
13.在一些实施例中，所述第一导电类型为p型，所述第二导电类型为n型；或者，所述
第一导电类型为n型，所述第二导电类型为p型。
14.在一些实施例中，所述顶电极覆盖所述第一导电类型的源区，所述第一导电类型的源区设于所述第一导电类型漂移区与所述顶电极之间，所述第二导电类型的体区设于所述第一导电类型漂移区与所述第一导电类型的源区之间。
15.本技术上述半导体器件，通过在部分沟槽设有连接孔，也即在连接顶电极与底电极的连接孔的下方设置顶电极沟槽，顶电极沟槽与栅极沟槽形成精细沟槽，相对于现有半导体器件，能够大幅减少相邻两个沟槽之间的距离，使得芯片单位面积内的元胞数量大幅增加，如此，产生的有益效果有：(1)随着芯片单位面积内元胞数量的增加，增加了电流通路，从而提高芯片单元面积通流能力；(2)通流能力的增强可大幅度提高芯片抗极限冲击(短时间大电流高电压)能力；(3)精细沟槽中，与顶电极连接的沟槽在开启时会形成一种载流子(如空穴)沟道，沟槽之间为了维持电中性，在栅极沟槽感生出相对的另一种载流子(如电子)，增加了沟道导通时电子浓度，从而降低沟道电阻，使半导体器件整体的导通电阻rds(on)降低。
附图说明
16.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1是现有技术中的一种udmos的截面结构示意图；
18.图2是本技术一实施例的半导体器件的截面结构示意图；
19.图3是本技术一实施例的功率mosfet的截面结构示意图。
20.各附图标记分别代表：1、底电极；2、第一导电类型的半导体衬底；3、第一导电类型漂移区；4、沟槽；5、栅极氧化层；6、栅极；7、连接孔；8、顶电极；9、第二导电类型的体区；10、第一导电类型的源区；21、第一主表面；22、第二主表面；31、漏极；32、n型半导体衬底；33、n
‑
漂移区；38、源极；39、p型的体区；40、n型的源区；41、设有连接孔的沟槽；42、未设连接孔的沟槽。
具体实施方式
21.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
22.请参阅图2，本技术提供一种半导体器件，在所述半导体器件的截面上，所述半导体器件包括：第一导电类型的半导体衬底2，所述半导体衬底2具有相对设置的第一主表面21和第二主表面22；底电极1，设于所述第一主表面21上；第一导电类型漂移区3，设于所述第二主表面22上，包括多个沟槽4，所述多个沟槽4间隔设置并呈阵列分布，所述沟槽4内设有栅极6，所述栅极6与所述沟槽4的槽壁之间填充有栅极氧化层5，所述栅极6的顶部低于所述沟槽4的开口，所述栅极6上覆盖有栅极氧化层6；所述多个沟槽4中的部分沟槽41自开口
端向下设有连接孔7，所述连接孔7与所述沟槽内的栅极6接触，所述连接孔7呈阵列分布；顶电极8，设于所述第一导电类型漂移区3和沟槽4上，且填充所述连接孔7，通过所述连接孔7与所述栅极6连接。
23.本实施例中，通过在部分沟槽42设有连接孔，也即在连接顶电极与底电极的连接孔的下方设置顶电极沟槽41，顶电极沟槽41与栅极沟槽42形成精细沟槽，相对于现有udmos，能够大幅减少相邻两个沟槽4之间的距离，使得芯片单位面积内的元胞数量大幅增加，如此，产生的有益效果有：(1)随着芯片单位面积内元胞数量的增加，增加了电流通路，从而提高芯片单元面积通流能力；(2)通流能力的增强可大幅度提高芯片抗极限冲击(短时间大电流高电压)能力；(3)与顶电极连接的沟槽41在开启时会形成一种载流子(如空穴)沟道，沟槽之间为了维持电中性，在栅极沟槽42感生出相对的另一种载流子(如电子)，增加了沟道导通时电子浓度，从而降低沟道电阻，使半导体器件整体的导通电阻rds(on)降低。
24.在一些实施例中，所述半导体器件可为功率mosfet，此时，所述底电极1为漏极，所述顶电极8为源极。在另一些实施例中，所述半导体器件可为igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)，此时，所述底电极1为集电极，所述顶电极8为发射极。
25.在一些实施例中，所述底电极1可为金属电极或非金属电极。所述顶电极8可为但不限于金属电极；示例性的，金属电极可为铝(al)电极、铜(cu)电极、铝铜合金电极等。
26.在一些实施例中，设有连接孔的沟槽41与未设连接孔的沟槽42沿水平方向交替排列。
27.在一些实施例中，所述沟槽4为u型槽。将沟槽4设置为u型槽，相对于v型槽或条形槽，可防止沟槽4底部漏电，从而防止器件失效，有利于延长器件的使用寿命。
28.在一些实施例中，所述连接孔7是通过本领域现有的刻蚀等工艺，自所述部分沟槽41的开口端向下刻蚀形成，位于所述第一导电类型漂移区3内，且位于所述部分沟槽41上，与所述部分沟槽41接触。
29.进一步地，在一些实施例中，所述连接孔7可具有倒梯形结构，所述连接孔7的下底的长度大于所述沟槽4的宽度。所述下底是指所述连接孔7的与所述设有连接孔的沟槽41接触的底部。
30.进一步地，在一些实施例中，定义相邻两个沟槽4的中心线之间的距离(a)为元胞尺寸，所述沟槽4的宽度(b)与所述元胞尺寸(a)之间的比值为0.5
‑
0.7；也就是说，b/a＝0.5
‑
0.7。进一步的，所述元胞尺寸(a)等于相邻两个沟槽4的之间的距离(c)与所述沟槽4的宽度(b)的和，即a＝b+c。上述条件范围内，与顶电极8连接的顶电极沟槽41在开启时会形成一种载流子(如空穴)沟道，沟槽4之间为了维持电中性，在栅极沟槽42感生出相对的另一种载流子(如电子)，增加了沟道导通时电子浓度，从而降低沟道电阻，使半导体器件整体的导通电阻(rds(on))降低。可选的，b/a可为0.5，则c＝a
‑
b＝2b
‑
b＝b，也即，相邻两个沟槽4的之间的距离等于所述沟槽4的宽度；该条件下能够使半导体器件整体的rds(on)降低的更充分。
31.在一些实施例中，所述第一导电类型为p型或n型。
32.在一些实施例中，所述半导体器件还包括第一导电类型的源区10和第二导电类型的体区9，所述第一导电类型的源区10和第二导电类型的体区9均位于未设连接孔的沟槽42
两侧，且所述第一导电类型的源区10设于所述第二导电类型的体区9上。
33.在一些实施例中，所述第一导电类型为p型，所述第二导电类型为n型。在另一些实施例中，所述第一导电类型为n型，所述第二导电类型为p型；示例性的，当所述半导体器件为功率mosfet时，其截面结构如图3所示，其包括：漏极31，n型半导体衬底32，n
‑
漂移区33，沟槽4，栅极氧化层5，栅极6，连接孔7，源极38，p型的体区(p+)39及n型的源区(n+)40；其中，与源极38连接的源极沟槽41在开启时会形成空穴沟道，沟槽4之间为了维持电中性，在栅极沟槽42感生出相对的电子，增加了沟道导通时电子浓度，从而降低沟道电阻，使功率mosfet整体的导通电阻(rds(on))降低。
34.在一些实施例中，所述顶电极8覆盖所述第一导电类型的源区10，所述第一导电类型的源区10设于所述第一导电类型漂移区3与所述顶电极8之间，所述第二导电类型的体区9设于所述第一导电类型漂移区3与所述第一导电类型的源区10之间。
35.在一些实施例中，所述半导体衬底2可为但不限于基于硅的半导体衬底，示例性地，所述半导体衬底2为硅片。
36.在一些实施例中，所述栅极氧化层5可为但不限于二氧化硅层。
37.在一些实施例中，所述栅极6可为但不限于条形栅极或柱形(如四棱柱、圆柱)栅极等。进一步地，所述栅极6可为但不限于多晶硅(polycrystalline silicon)栅极。
38.在一些实施例中，第一导电类型的源区10可为注入有砷(as)和/或磷(p)的第一导电类型漂移区；和/或，所述第二导电类型的体区9可为注入有硼(b)的第一导电类型漂移区。
39.在一些实施例中，所述半导体器件还可包括其它功能层，示例性的，其它功能层可为但不限于钝化层，钝化层设于所述未设连接孔的沟槽41及所述第一导电类型漂移区3上，且位于所述未设连接孔的沟槽41内的栅极层5与所述顶电极8之间；通过设置钝化层，能够提高所述半导体衬底2表面的平坦化，为光刻设置接触孔提供更大的工艺范围；另外，在器件受到各类环境压力时，钝化层能够对整个器件提供可靠的保护。可选的，所述钝化层可为硼磷硅玻璃(boron
‑
phospho
‑
silicate glass，bpsg)和二氧化硅(sio2)混合材料层。
40.尽管已经相对于一个或多个实现方式示出并描述了本技术，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本技术包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
41.即，以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。
42.另外，在本技术的描述中，需要理解的是，术语“中心”、“长度”、“宽度”、“上”、“下”、“水平”、“顶”、“底”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。另外，对于特性
相同或相似的结构元件，本技术可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
43.在本技术中，“示例性”一词是用来表示“用作例子、例证或说明”。本技术中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本技术，本技术给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本技术。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本技术的描述变得晦涩。因此，本技术并非旨在限于所示的实施例，而是与符合本技术所公开的原理和特征的最广范围相一致。