一种低开启电压的超结LIGBT器件的制作方法

一种低开启电压的超结ligbt器件
技术领域
1.本实用新型涉及功率半导体技术领域，特别涉及一种低开启电压的超结ligbt器件。


背景技术：

2.横向绝缘栅双极晶体管(lateral insulated gate bipolar transistor,ligbt)具有击穿电压高、电流密度大、导通电压低、开关频率较高、功率损耗较低等性能优势。相比于纵向igbt器件，ligbt易于集成在硅基、soi(silicon on insulator)基的功率集成电路中。
3.超结ligbt器件是在是在传统ligbt器件结构基础上在漂移区增加重复排列的pn柱的新型功率半导体器件。pn柱的形成对器件耐压和正向导通压降等参数的优化与超结mos有类似的效果。pn柱的引入使得超结ligbt器件在正向耐压时，除了pbody-n-drift结的纵向电场外，pn柱的相互耗尽产生附加电场，调制超结ligbt器件电场分布，大大提高了超结ligbt器件的耐压能力。在保证器件一定击穿电压的前提下，就可以显著增大n-drift区的浓度，使得器件在正向导通时，正向压降显著降低。高掺杂的n-drift区可以使得器件工作在电导调制状态下时，注入漂移区中电子空穴总量小于传统ligbt器件，从而在关断时需要抽取的空穴总量降低，同时p柱的辅助作用，使得超结ligbt器件可以迅速关断，大大减小拖尾电流时间，降低器件的关断损耗。
4.超结ligbt器件集电极侧存在由p型集电区和n型漂移区形成的pn结，因此在器件开启时集电极电压必须超过pn结的开启电压，一般为0.7v左右，超结ligbt器件的导通电压就是0.7v加上漂移区部分和mos部分的电压降。因此超结ligbt器件的导通电压必然大于0.7v，由此产生的导通损耗必不可少。


技术实现要素：

5.针对现有技术中存在的不足之处，本实用新型的目的是提供一种低开启电压的超结ligbt器件，器件集电极侧通过p型埋层设计可将超结ligbt器件的开启电压降至0.1v，大大降低了器件的导通电压，从而降低了器件的导通损耗，具有反向耐压能力。为了实现根据本实用新型的上述目的和其他优点，提供了一种低开启电压的超结ligbt器件，包括：
6.衬底；
7.设置于所述衬底上的埋氧化层；
8.设置于所述埋氧化层上的soi层；
9.所述soi层包括发射极结构、与所述发射极结构相邻设置的中间超结结构及与所述中间超结结构相邻设置的集电极结构；
10.所述发射极结构包括通过离子注入高温推阱形成的p型体区、在所述p型体区中光刻注入形成的重掺杂n型发射区及与所述发射区相邻设置的重掺杂p型欧姆接触区，所述发射区与欧姆接触区构成发射极。
11.优选的，所述集电极结构包括对称设置的两个p型埋层、位于每个所述p型埋层上的p型集电极及与所述p型集电极相邻设置的n型重掺杂区。
12.优选的于，所述集电极结构的上方设置有热生长的氧化层，位于所述氧化层上淀积的重掺杂多晶硅，所述重掺杂多晶硅上覆盖金属层形成集电极。
13.优选的，所述发射极结构的上方热生长有栅氧化层，所述栅氧化层的上方设置有重掺杂多晶硅，所述重掺杂多晶硅上覆盖金属形成超结ligbt器件的栅极。
14.优选的，所述中间超结结构包括多个p柱与n柱，且所述p柱与n柱(11)之间交错穿插设置，p柱与n柱均沿衬底的长度方向设置。
15.优选的，所述p型埋层的掺杂浓度、宽度及p型埋层之间的间距根据器件击穿电压、漏电水平和要求的开启电压决定。
16.优选的，所述p型埋层与p柱及n柱均不相连接。
17.优选的，所述p柱与p型体区不相连，且p柱通过多次外延与离子注入技术、高温扩散工艺或者通过深槽刻蚀和填充工艺形成。
18.本实用新型与现有技术相比，其有益效果是：利用p型埋层与n型漂移区的本征耗尽区形成阻挡层。正向导通时，较低的集电极电压就可减小耗尽区宽度形成电子通路，大大降低了超结ligbt器件的开启电压，降低了正向导通压降，进而降低器件工作时的导通损耗。关断时集电极的高压使得电子通路保持开启，有利于集电极侧少子的抽取，加速器件的关断速度。同时本实用新型提供的超结ligbt器件具有反向耐压能力。
附图说明
19.图1为根据本实用新型的低开启电压的超结ligbt器件的三维结构示意图；
20.图2为根据本实用新型的低开启电压的超结ligbt器件的一实施例三维结构示意图。
具体实施方式
21.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
22.参照图1-2，一种低开启电压的超结ligbt器件，包括：衬底1；设置于所述衬底1上的埋氧化层2；设置于所述埋氧化层2上的soi层3；
23.所述soi层3包括发射极结构、与所述发射极结构相邻设置的中间超结结构及与所述中间超结结构相邻设置的集电极结构；所述发射极结构包括通过离子注入高温推阱形成的p型体区4、在所述p型体区4中光刻注入形成的重掺杂n型发射区6及与所述发射区6相邻设置的重掺杂p型欧姆接触区5，所述发射区6与欧姆接触区5构成发射极9，器件集电极侧结构由单一的p型集电区变化成类似mos结构，两个p型埋层12与n型漂移区在未加外部电压时本身会相互耗尽，n型漂移区电阻率由超结ligbt器件的击穿电压决定，仔细设计p型埋层的掺杂浓度和两个p型埋层之间的间距使得在未加外部电压时，两个p型埋层之间的区域已完全耗尽。当栅极电压大于器件阈值电压，集电极开始加电压时，p型埋层与n型漂移区之间的
耗尽区宽度减小，当两侧耗尽区宽度小于p型埋层间距时便会形成电子通路，超结ligbt器件正向导通。集电极电压在低至0.1v时器件就可开启，大大降低超结ligbt器件的开启电压，且可以避免snapback现象。关断时集电极的高压使得电子通路保持开启，有利于集电极侧少子的抽取，加速器件的关断速度。
24.进一步的，所述集电极结构包括对称设置的两个p型埋层12、位于每个所述p型埋层12上的p型集电极13及与所述p型集电极13相邻设置的n型重掺杂区14。
25.进一步的，所述集电极结构的上方设置有热生长的氧化层15，位于所述氧化层15上淀积的重掺杂多晶硅16，所述重掺杂多晶硅16上覆盖金属层形成集电极17。
26.进一步的，所述发射极结构的上方热生长有栅氧化层7，所述栅氧化层7的上方设置有重掺杂多晶硅16，所述重掺杂多晶硅16上覆盖金属形成超结ligbt器件的栅极8。
27.进一步的，所述中间超结结构包括多个p柱10与n柱11，且所述p柱10与n柱11之间交错穿插设置，p柱10与n柱11均沿衬底1的长度方向设置。
28.进一步的于，所述p型埋层12的掺杂浓度、宽度及p型埋层12之间的间距根据器件击穿电压、漏电水平和要求的开启电压决定。
29.进一步的，所述p型埋层12与p柱10及n柱11均不相连接。
30.进一步的，所述p柱10与p型体区4不相连，且p柱10通过多次外延与离子注入技术、高温扩散工艺或者通过深槽刻蚀和填充工艺形成。
31.器件材料可采用体硅、碳化硅、砷化镓、或锗硅，且集电极侧结构可以不做重掺杂多晶硅和氧化层，结构和制造工艺更简单。但需要仔细设计p型埋层的浓度、宽度和间距以控制反向耐压时的漏电。
32.这里说明的设备数量和处理规模是用来简化本实用新型的说明的，对本实用新型的应用、修改和变化对本领域的技术人员来说是显而易见的。
33.尽管本实用新型的实施方案已公开如上，但其并不仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。