半导体结构、半导体器件及其制备方法与流程

1.本发明涉及半导体制造技术领域，特别是涉及一种半导体结构、半导体器件及其制备方法。


背景技术：

2.在sic外延材料中刻蚀形成沟槽时，由于sic外延材料硬度较高，传统的工艺通常只能刻蚀出底部与侧壁成垂直状的形貌。然而，在该形貌的沟槽中制备栅极之后，底部的尖锐拐角处容易发生电场线集中，导致局部电场强度过高，从而击穿栅氧层，严重影响半导体器件的可靠性。同时，底部与侧壁垂直的形貌也对电流的流通路径有明显的抑制作用，会导致导通电阻增大。


技术实现要素：

3.基于此，有必要针对上述问题，提供一种半导体结构、半导体器件及其制备方法。
4.一种半导体结构的制备方法，包括：提供衬底；于衬底内形成初始凹槽，初始凹槽内具有尖锐拐角；对初始凹槽进行平滑处理，以去除尖锐拐角，得到具有光滑内壁的沟槽。
5.在上述半导体结构的制备方法中，通过将初始凹槽中的尖锐拐角进行平滑处理，可以去除所有尖锐拐角，形成具有光滑内壁的沟槽，从而可以防止电场线在尖锐拐角处集中，避免出现局部电场强度过高从而击穿介电层的情况，提高半导体结构的可靠性。并且，与尖锐拐角相比，光滑的沟槽内壁对电流通路具有明显的扩展作用，降低了导通电阻。
6.在其中一个实施例中，衬底包括基底及位于基底表面的外延层；于外延层内形成初始凹槽。
7.在其中一个实施例中，于衬底内形成初始凹槽，包括：于衬底内形成n级依次相互连通的子沟槽，其中，在形成各级子沟槽后及形成下一级子沟槽之前，均于已形成的子沟槽的侧壁形成侧壁保护层；n为大于等于2的整数；去除各侧壁保护层即得到初始凹槽。
8.通过在形成各级子沟槽后及形成下一级子沟槽之前，均于已形成的子沟槽的侧壁形成侧壁保护层，可以不断减小子沟槽的宽度，使得相邻两级的子沟槽之间可以形成台阶状拐角。并且，通过控制侧壁保护层的厚度以及相邻两级的子沟槽的深度差，可以控制台阶状拐角的尺寸。
9.在其中一个实施例中，n等于2，于衬底内形成n级子沟槽，包括：刻蚀衬底，以于衬底内形成第一级子沟槽；于第一级子沟槽的侧壁形成第一级侧壁保护层，并基于第一级子沟槽及第一级侧壁保护层继续刻蚀衬底，以形成第二级子沟槽。
10.在其中一个实施例中，n大于等于3，于衬底内形成n级子沟槽，包括：刻蚀衬底，以于衬底内形成第一级子沟槽；于上一级子沟槽的侧壁形成侧壁保护层，并基于上一子沟槽及位于上一级子沟槽侧壁的侧壁保护层继续刻蚀衬底，以形成下一级子沟；重复上一步骤至少一次。
11.在其中一个实施例中，对初始凹槽进行平滑处理，以去除尖锐拐角，得到具有光滑
内壁的沟槽，包括：对所得结构进行热氧氧化处理，消耗部分衬底以形成热氧化层；去除热氧化层即得到沟槽。
12.本技术还公开了一种半导体结构，半导体结构采用如前述任一实施例中的半导体结构的制备方法制备而得到。
13.一种半导体器件的制备方法，包括：
14.提供衬底；
15.于衬底的正面形成第一导电类型的阱区，并于衬底的正面限定出沟槽区域；
16.于阱区中形成第一导电类型的体区和第二导电类型的源区；其中，体区位于相邻沟槽区域之间，且与沟槽区域具有间距；源区位于相邻沟槽区域之间，且位于体区相对的两侧，源区与沟槽区域及体区均邻接；
17.采用如上述任一方案中所述的半导体结构的制备方法于沟槽区域形成沟槽，沟槽的宽度大于或等于沟槽区域的宽度；
18.于沟槽内形成栅极结构。
19.在其中一个实施例中，于所述沟槽内形成栅极结构之后，还包括：于衬底的正面形成层间介质层，层间介质层内形成有开口，开口暴露出体区及部分源区；于层间介质层远离衬底的表面形成源极电极。
20.本技术还公开了一种半导体器件，可以采用前述任一实施例中的半导体器件的制备方法制备而得到。
21.在上述半导体器件的制备方法中，在衬底中形成具有光滑内壁的沟槽并且在该沟槽内形成栅极结构，可以避免电场线在拐角处集中而出现的高强度电场。因此，在利用该栅极结构控制器件的导通与关断时，减少或避免局部电场强度过高导致栅氧化层被击穿的情况，从而提升半导体器件的稳定性和可靠性。并且，圆滑的形貌对半导体器件中电流的通路路径具有明显的扩展作用，可以明显降低导通电阻。
附图说明
22.图1为本技术一实施例中半导体结构的制备方法的流程框图。
23.图2为本技术一实施例中衬底的截面结构示意图。
24.图3为本技术一实施例中于外延层表面形成硬掩膜层后的截面结构示意图。
25.图4为本技术一实施例中于硬掩膜层表面形成图案化光阻层后的截面结构示意图。
26.图5为本技术一实施例中于硬掩膜层中形成第一开口后的截面结构示意图。
27.图6为本技术一实施例中于外延层中形成第一级子沟槽后的截面结构示意图。
28.图7为本技术一实施例中形成第一级侧壁保护材料层后的截面结构示意图。
29.图8为本技术一实施例中形成第一级侧壁保护层后的截面结构示意图。
30.图9为本技术一实施例中于外延层中形成第二级子沟槽后的截面结构示意图。
31.图10为本技术一实施例中去除硬掩膜层和侧壁保护层后的截面结构示意图。
32.图11为本技术一实施例中形成光滑内壁的沟槽后的截面结构示意图。
33.图12为本技术一实施例中形成第二级侧壁保护材料层后的截面结构示意图。
34.图13为本技术一实施例中形成第二级侧壁保护层后的截面结构示意图。
35.图14为本技术一实施例中于外延层中形成第三级子沟槽后的截面结构示意图。
36.图15为本技术另一实施例中去除硬掩膜层和侧壁保护层后的截面结构示意图。
37.图16为本技术另一实施例中形成光滑内壁的沟槽后的截面结构示意图。
38.图17为本技术一实施例中半导体器件的制备方法的流程框图。
39.图18为本技术一实施例中形成第一导电类型的阱区后的截面结构示意图。
40.图19a为本技术一实施例中形成第二导电类型的源区和第一导电类型的体区后的截面结构示意图。
41.图19b为本技术另一实施例中形成第二导电类型的源区和第一导电类型的体区后的截面结构示意图。
42.图20为本技术一实施例中形成沟槽后的截面结构示意图。
43.图21为本技术一实施例中形成栅极结构后的截面结构示意图。
44.图22为本技术一实施例中形成层间介质层后的截面结构示意图。
45.图23为本技术一实施例中形成源极电极后的截面结构示意图。
46.图24为本技术一实施例中形成漏极电极后的截面结构示意图。
47.附图标号说明：
48.10、衬底；11、基底；12、外延层；13、硬掩膜层；131、第一开口；14、图案化光阻层；15、第一级侧壁保护材料层；151、第一级侧壁保护层；16、第二级侧壁保护材料层；161、第二级侧壁保护层；20、初始凹槽；21、第一级子沟槽；22、第二级子沟槽；23、第三级子沟槽；30、沟槽；40、栅极结构；41、栅氧化层；42、栅极层；51、第一导电类型的阱区；52、第二导电类型的源区；53、第一导电类型的体区；60、层间介质层；61、第二开口；70、源极电极；80、漏极电极。
具体实施方式
49.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
50.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
51.在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
52.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
53.如图1所示，本技术的一个实施例提供了一种半导体结构的制备方法。具体包括：
54.s10：提供衬底；
55.s20：于衬底内形成初始凹槽，初始凹槽内具有尖锐拐角；
56.s30：对初始凹槽进行平滑处理，以去除尖锐拐角，得到具有光滑内壁的沟槽。
57.通过将初始凹槽中的尖锐拐角进行平滑处理，可以去除所有尖锐拐角，形成具有光滑内壁的沟槽，从而可以防止电场线在尖锐拐角处集中，避免出现局部电场强度过高从而击穿介电层的情况，提高半导体结构的可靠性。并且，与尖锐拐角相比，光滑的沟槽内壁对电流通路具有明显地扩展作用，降低了导通电阻。
58.示例地，在步骤s10中，请参阅图1中的s10步骤及图2，提供的衬底10可以是硅衬底、碳化硅衬底或其他衬底。在一些实施例中，衬底10包括基底11及位于基底11表面的外延层12，如图2所示。其中，基底11的材料和外延层12的材料均可以为碳化硅层，即基底11可以为碳化硅基底，外延层12可以为碳化硅外延层。具体的，基底11可以为掺杂基底，外延层12可以为掺杂外延层。
59.在步骤s20中，请参阅图1中的s20步骤及图3至图10，于衬底10内形成初始凹槽20，初始凹槽20内具有尖锐拐角。示例地，可以在外延层12中形成初始凹槽20，形成初始凹槽20的步骤包括：
60.s21：于衬底10内形成n级依次相互连通的子沟槽，其中，在形成各级子沟槽后及形成下一级子沟槽之前，均于已形成的子沟槽的侧壁形成侧壁保护层；n为大于等于2的整数。
61.s22：去除各侧壁保护层即得到初始凹槽20。
62.通过在形成各级子沟槽后及形成下一级子沟槽之前，均于已形成的子沟槽的侧壁形成侧壁保护层，可以不断减小子沟槽的宽度，使得相邻两级的子沟槽之间可以形成台阶状拐角。并且，通过控制侧壁保护层的厚度以及相邻两级的子沟槽的深度差，可以控制台阶状拐角的尺寸。
63.在一个示例中，当n等于2时，形成初始凹槽20的步骤包括：
64.s211：刻蚀衬底10，以于衬底10内形成第一级子沟槽21。
65.s212：于第一级子沟槽21的侧壁形成第一级侧壁保护层151，并基于第一级子沟槽21及第一级侧壁保护层151继续刻蚀衬底10，以形成第二级子沟槽22。
66.具体的，在步骤s211中，形成第一级子沟槽21的步骤包括：
67.s2111：于外延层12的上表面形成硬掩膜层13，如图3所示。
68.示例地，硬掩膜层13可以是氧化硅层或氮氧化硅层。可采用原子层沉积工艺、等离子体蒸气沉积工艺、化学气相沉积工艺或物理气相沉积工艺形成硬掩膜层13。
69.s2112：于硬掩膜层13的上表面形成图案化光阻层14，如图4所示。
70.其中，图案化光阻层14中的图案用于定义沟槽的位置和大小。示例地，可以先于硬掩膜层13的上表面覆盖一定厚度的光阻层，然后提供光罩，基于光罩对光阻层进行曝光和显影，得到图案化光阻层14。
71.s2113：基于图案化光阻层14刻蚀硬掩膜层13，于硬掩膜层13中形成第一开口131；去除图案化光阻层14，如图5所示；然后基于硬掩膜层13刻蚀外延层12，得到第一级子沟槽21，如图6所示。
72.在步骤s212中，形成第一级侧壁保护层151以及形成第二级子沟槽22的步骤包括：
73.s2121：于硬掩膜层13和第一级子沟槽21的表面形成第一级侧壁保护材料层15，如
图7所示。
74.示例地，第一级侧壁保护材料层15可以包括但不限于二氧化硅层。可采用但不仅限于原子层沉积工艺、等离子体蒸气沉积工艺、化学气相沉积工艺或物理气相沉积工艺形成第一级侧壁保护材料层15。
75.s2122：刻蚀第一级侧壁保护材料层15，暴露出硬掩膜层13的上表面和第一级子沟槽21的部分上表面，即刻蚀去除位于硬掩膜层13上表面及第一级子沟槽21底部的第一级侧壁保护材料层15，保留硬掩膜层13侧壁和第一级子沟槽21侧壁的第一级侧壁保护材料层15，得到第一级侧壁保护层151，如图8所示。
76.s2123：基于第一级子沟槽21和第一级侧壁保护层151继续刻蚀外延层12，形成第二级子沟槽22，如图9所示。
77.在一些实施例中，形成第二级子沟槽22之后，去除硬掩膜层13和第一级侧壁保护层151，得到如图10所示的初始凹槽20。
78.在步骤s30中，请参阅图1中的s30步骤及图11，通过对初始凹槽20进行平滑处理，去除尖锐拐角，即可得到具有光滑内壁的沟槽30，具体步骤包括：
79.s31：对所得结构进行热氧氧化处理，消耗部分衬底10以形成热氧化层。
80.s32：去除热氧化层即得到沟槽30，如图11所示。
81.通过对图10所示的半导体结构进行热氧氧化处理，可以将初始凹槽20内壁的尖锐拐角氧化形成热氧化层，去除热氧化层之后即可得到具有平滑内壁的沟槽30。
82.示例地，沟槽30的光滑内壁可以分为侧壁和底部。例如，沟槽30具有竖直侧壁，在沟槽30的底部形成有图11所示的弧形光滑表面。
83.在另一些实施例中，为了增加沟槽30内壁的光滑程度，可以增加子沟槽的级数，以减小相邻子沟槽之间形成的台阶状拐角的尺寸，在热氧氧化处理之后，形成光滑程度更高的沟槽内壁。示例地，n可以大于等于3，于衬底10内形成n级子沟槽的步骤包括：
84.s21’：刻蚀衬底10，以于衬底10内形成第一级子沟槽21；
85.s22’：于上一级子沟槽的侧壁形成侧壁保护层，并基于上一子沟槽及位于上一级子沟槽侧壁的侧壁保护层继续刻蚀衬底10，以形成下一级子沟；
86.s23’：重复上一步骤至少一次。
87.作为示例，以n等于3为例进行说明，即形成3级依次相互连通的子沟槽。在上一实施例中，经过步骤s211和步骤s212之后形成了第一级子沟槽21和第二级子沟槽22，本实施例可以在其基础上进一步制备第三级子沟槽23。
88.示例地，制备第三级子沟槽23的步骤包括：
89.s213：于第二级子沟槽22的侧壁形成第二级侧壁保护层161；
90.s214：基于第二级子沟槽22和第二级侧壁保护层161刻蚀外延层12，形成第三级子沟槽23。
91.具体地，在步骤s213中，可以先形成第二级侧壁保护材料层16，第二级侧壁保护材料层16覆盖硬掩膜层13的上表面、第一级侧壁保护层151的表面以及第二级子沟槽22的表面，如图12所示。可选地，第二级侧壁保护材料层16的材质可以与第一级侧壁保护材料层15的材质相同或不同。在本实施例中，两者材质相同，例如均为二氧化硅层。
92.刻蚀第二级侧壁保护材料层16，以去除部分第二级侧壁保护材料层16，暴露出硬
掩膜层13和第一级侧壁保护层151的上表面，以及第二级子沟槽22的部分上表面，保留的第二级侧壁保护材料层16形成第二级侧壁保护层161，如图13所示。
93.在步骤s214中，基于硬掩膜层13、第一级侧壁保护层151和第二级侧壁保护层161刻蚀第二级子沟槽22暴露出的上表面，形成第三级子沟槽23，如图14所示。
94.去除硬掩膜层13、第一级侧壁保护层151和第二级侧壁保护层161，即可得到如图15所示的初始凹槽20。类似地，对初始凹槽20进行步骤s31和s32中的平滑处理，即可得到如图16所示的沟槽30。
95.在上述半导体结构的制备方法中，通过对衬底10进行多次刻蚀，形成多级依次相互连通的子沟槽，并且在形成各级子沟槽后及形成下一级子沟槽之前，均于已形成的子沟槽的侧壁形成侧壁保护层，可以使得新形成的子沟槽的宽度小于上一级子沟槽的宽度，从而在相邻的子沟槽之间形成台阶状的尖锐拐角，最后通过对台阶状的尖锐拐角进行热氧氧化处理形成热氧化层，消除沟槽内壁中的尖锐拐角，去除该热氧化层后即可得到具有光滑内壁的沟槽。
96.本技术的一个实施例还公开了一种半导体结构，如图11和图16所示，该半导体结构可以采用前述任一实施例中的半导体结构的制备方法制备而得到。
97.请参阅图17至图23，本技术的一个实施例中还公开了一种半导体器件的制备方法，包括：
98.s100：提供衬底10。
99.s200：于衬底10的正面形成第一导电类型的阱区51，并于衬底10的正面限定出沟槽区域，如图18所示。
100.s300：于阱区51中形成第一导电类型的体区53和第二导电类型的源区52；其中，体区53位于相邻所述沟槽区域之间，且与沟槽区域具有间距；源区52位于相邻沟槽区域之间，且位于体区53相对的两侧，源区52与沟槽区域及体区53均邻接，如图19所示。
101.s400：采用如前述任一实施例中的半导体结构的制备方法于所述沟槽区域形成沟槽30，沟槽30的宽度大于或等于沟槽区域的宽度，如图20所示。
102.s500：于沟槽30内形成栅极结构40，如图21所示。
103.在步骤s100中，提供的衬底10可以是硅衬底、碳化硅衬底或其他衬底。在一些实施例中，衬底10包括基底11及位于基底11表面的外延层12，如图2所示。
104.在步骤s200中，可以向外延层12远离基底11的表面进行第一导电类型的掺杂，以形成第一导电类型的阱区51，如图18所示。示例地，可以在第一导电类型的阱区51中限定出沟槽区域，用以定义沟槽30的位置和尺寸；具体的，可以通过在外延层12远离基底11的表面形成阻挡层，阻挡层内具有定义出沟槽区域的形状及位置的开口；步骤s300之后，还包括去除阻挡层的步骤。
105.在步骤s300中，示例地，可以对阱区51分别进行第一导电类型的掺杂和第二导电类型的掺杂，以形成交替排布的第一导电类型的体区53和第二导电类型的源区52，如图19a所示。其中，源区52位于体区53的相对的两侧，且与沟槽区域相连接。体区53中p型杂质的浓度大于阱区51中p型杂质的浓度，体区53可以作为接触区。
106.可选地，在其他实施例中，也可以不用先定义出沟槽区域，而对阱区51直接进行第一导电类型的掺杂和第二导电类型的掺杂，以形成交替排布的第一导电类型的体区53和第
二导电类型的源区52，如图19b所示。其中，源区52的宽度大于沟槽区域的宽度，后续步骤s400的沟槽30形成于源区52所在的区域。
107.在步骤s400中，可以采用如前述任一实施例中的半导体结构的制备方法于所述沟槽区域形成沟槽30，如图20所示。
108.示例地，在于如图19a的结构中形成沟槽30时，沟槽30的宽度可以与沟槽区域的宽度相等。可选地，沟槽30的宽度还可以适当大于沟槽区域的宽度，以确保沟槽30与源区52相接触。
109.示例地，在于如图19b的结构中形成沟槽30时，沟槽30的宽度小于源区52的宽度，以确保形成沟槽30后，沟槽30相对的两侧保留于源区52。
110.在步骤s500中，于沟槽30内形成栅极结构40，如图21所示。
111.示例地，栅极结构40包括栅氧化层41和栅极层42。其中栅氧化层41覆盖于沟槽内壁，栅极层42形成于栅氧化层41的上表面。栅氧化层41可以包括但不限于二氧化硅层，栅极层42包括但不限于多晶硅层。
112.在另一个实施例中，可以先在衬底10中形成沟槽30和栅极结构40，然后再在衬底的正面进行掺杂以形成第一导电类型的阱区51、第一导电类型的体区53及第二导电类型的源区52；即在该实施例中，在执行前述的步骤s100之后，先执行步骤s400及步骤s500，然后再执行步骤s200及步骤s300。需要说明的是，该实施例中限定沟槽区域的步骤在形成沟槽30之前执行。
113.在又一个实施例中，可以先在衬底10中形成第一导电类型的阱区51，然后在衬底10中形成沟槽30和栅极结构40，接着在第一导电类型的阱区51内形成第一导电类型的体区53及第二导电类型的源区52；即在该实施例中，在执行前述的步骤s200之后，先执行步骤s400及步骤s500，然后再执行步骤s300。
114.在上述半导体器件的制备方法中，在衬底10中形成具有光滑内壁的沟槽并且在该沟槽内形成栅极结构40，可以避免电场线在拐角处集中而出现的高强度电场。因此，在利用该栅极结构40控制器件的导通与关断时，减少或避免局部电场强度过高导致栅氧化层41被击穿的情况，从而提升半导体器件的稳定性和可靠性。并且，圆滑的形貌对半导体器件中电流的通路路径具有明显的扩展作用，可以明显降低导通电阻。
115.在一些实施例中，于沟槽30内形成栅极结构40之后，还包括：
116.s600：于衬底10的正面形成层间介质层60，层间介质层60内形成有开口，开口暴露出第一导电类型的体区53及部分第二导电类型源区52，如图22所示。
117.层间介质层60可以包括但不限于氧化硅层。示例地，可以在在外延层12的表面形成二氧化硅层，然后采用光刻工艺，于二氧化硅层中形成第二开口61，第二开口61暴露出第一导电类型的体区53及部分第二导电类型的源区52，得到层间介质层60。
118.s700：于层间介质层60远离衬底10的表面形成源极电极70，如图23所示。
119.示例地，源极电极70可以是导电金属层。例如，可以在层间介质层60的上表面和侧壁以及第二开口61内形成金属材料层，然后采用化学机械研磨工艺，研磨金属材料层的顶面，形成具有平整上表面的源极电极70。
120.在一些实施例中，形成源极电极70之后还包括：
121.s800：对衬底10的背面进行减薄，于减薄后的衬底10的背面形成漏极电极80，如图
24所示。示例地，漏极电极80也可以是导电金属层。
122.作为示例，在上述各步骤中，第一导电类型可以为p型，且第二导电类型可以为n型；当然，在其他示例中，第一导电类型也可以为n型，且第二导电类型也可以为p型。
123.本技术还公开了一种半导体器件，可以采用前述任一实施例中的半导体器件的制备方法制备而得到。半导体器件的具体结构请参阅前述实施例，此处不再累述。
124.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
125.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。