三维存储器、三维存储器的制备方法以及三维存储器系统与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构、制备方法以及三维存储器系统。


背景技术：

2.3d nand存储器是一种存储单元以三维堆叠的方式构造的闪存器件，在3d nand存储器结构中，通常包括具有存储功能的叠层结构以及具有相互连通功能的外部电路结构。其中，叠层结构可由栅极层和电介质层交替叠置形成。一般地，需要通过导电结构将字线引出以实现存储单元与外部电路的电连接。
3.应当理解，该背景技术部分描述的内容仅用于帮助理解本技术公开的技术方案，而并非一定属于本技术的申请日之前的现有技术。


技术实现要素：

4.本技术一方面提供了一种制备三维存储器的方法。所述方法包括：在衬底上交替堆叠电介质层和牺牲层形成堆叠结构；去除所述牺牲层的至少一部分形成间隙，并在所述间隙内填充栅极层；在所述堆叠结构的远离所述衬底的一侧形成预设孔，其中，所述预设孔的至少一部分与所述栅极层接触；在所述预设孔内形成与所述栅极层连接的第一导电层，并在所述预设孔的剩余空间内形成填充层；以及在所述填充层的远离所述衬底的一侧形成与所述第一导电层相连的第四导电层。
5.在一个实施方式中，所述栅极层包括多层，所述栅极层中的每一层均与所述电介质层交替堆叠，以及所述预设孔至多与所述栅极层中的一层接触。
6.在一个实施方式中，在形成所述栅极层后，所述电介质层和所述栅极层交替堆叠形成第一叠层结构，所述电介质层和所述牺牲层未被去除的部分交替堆叠形成第二叠层结构，以及所述第一叠层结构和所述第二叠层结构沿第一方向排布，其中，所述第一方向包括与所述电介质层和所述栅极层堆叠方向垂直的方向。
7.在一个实施方式中，形成所述预设孔的方法包括：在所述第二叠层结构的远离所述衬底的一侧形成预设孔第一部分；以及在所述预设孔第一部分的靠近所述衬底的一侧形成预设孔第二部分，其中，所述预设孔第二部分与所述栅极层相接。
8.在一个实施方式中，在形成所述预设孔第二部分之前，还包括：在所述预设孔第一部分的侧壁形成隔离层。
9.在一个实施方式中，形成所述第四导电层的步骤包括：在所述填充层的远离所述衬底的一侧形成与所述第一导电层连接的第三导电层；以及去除所述第三导电层的不与所述填充层接触的部分，形成所述第四导电层。
10.在一个实施方式中，在所述预设孔内形成与所述栅极层连接的第一导电层的步骤还包括：在所述第一叠层结构和所述第二叠层结构的远离所述衬底的一侧形成第二导电层。
11.在一个实施方式中，所述第三导电层的靠近所述衬底的一侧到所述衬底的距离小于所述第二导电层的靠近所述衬底的一侧到所述衬底的距离，其中，所述方法还包括：去除所述第二导电层以暴露所述第一叠层结构和所述第二叠层结构的第一侧，其中，所述第四导电层的远离所述衬底的一侧与所述第一侧共平面。
12.在一个实施方式中，所述方法还包括：在所述第四导电层的远离所述衬底的一侧形成与所述第四导电层连接的导电部。
13.在一个实施方式中，所述方法还包括：在所述填充层的内部形成空隙。
14.在一个实施方式中，形成所述填充层的材料包括绝缘材料。
15.本技术另一方面提供了一种三维存储器，包括：半导体层；叠层结构，位于所述半导体层上，包括栅极层；以及导电结构，位于所述叠层结构的远离所述半导体层的一侧，包括第一导电层、填充层以及第四导电层，其中，所述第一导电层分别与所述栅极层和所述第四导电层连接，所述第一导电层和所述第四导电层包覆所述填充层，并且所述第四导电层位于所述填充层的远离所述半导体层的一侧。
16.在一个实施方式中，所述栅极层包括多层，所述叠层结构还包括与所述栅极层中的每一层交替堆叠的电介质层，以及所述第一导电层至多与所述栅极层中的一层接触。
17.在一个实施方式中，所述第一导电层包括位于两层所述电介质层之间，并与所述栅极层连接的第一部分，以及包括位于所述填充层和所述叠层结构之间，并与所述第一部分连接的第二部分，其中，所述第一导电层第一部分和所述第四导电层包围所述填充层。
18.在一个实施方式中，所述三维存储器还包括：隔离层，位于所述叠层结构和所述第一导电层第二部分之间，并覆盖所述第一导电层第二部分靠近所述叠层结构的部分。
19.在一个实施方式中，所述三维存储器包括核心区和虚设台阶区，所述核心区内具有贯穿所述叠层结构的沟道结构，所述虚设台阶区内具有贯穿所述叠层结构的虚设沟道结构，以及所述导电结构位于所述虚设台阶区内，其中，所述虚设沟道结构的关键尺寸小于所述导电结构的关键尺寸。
20.在一个实施方式中，所述的三维存储器还包括：导电部，位于所述第四导电层的远离所述衬底的一侧并与所述四第导电层相连。
21.在一个实施方式中，所述三维存储器还包括：栅线隙结构，位于所述导电结构的靠近所述虚设沟道结构的一侧，并分别沿所述电介质层和所述栅极层堆叠的方向以及沿所述核心区和虚设台阶区排布的方向延伸。
22.在一个实施方式中，所述填充层的内部具有空隙。
23.本技术再一方面提供了一种三维存储器系统，包括：如上述任一实施方式所述三维存储器，其中，所述三维存储器包括存储串，用于存储数据；以及控制器，与所述三维存储器电连接，并被配置为控制所述存储串的操作。
24.本技术提供的三维存储器的制备方法可具有以下至少一个有益效果：
25.根据本技术的一些实施方式所形成的导电结构将字线与导电部连通，从而实现具有存储功能的叠层结构与外电路的互连。
26.根据本技术的一些实施方式，可采用例如金属钨包覆绝缘层的填充方式形成导电结构，相较于单一金属钨形成的导电结构，可改善晶圆的应力，防止由于应力而引入的缺陷。
27.根据本技术的一些实施方式，可在不过多增加成本的情况下达到导电部在导电结构上的着陆窗口显著增大的效果。
附图说明
28.结合附图，通过以下非限制性实施方式的详细描述，本技术的其它特征、目的和优点将变得更加明显。在附图中：
29.图1示意性示出了根据本技术示例性实施方式的三维存储器的制备方法的流程图；
30.图2至图11是根据本技术示例性实施方式的三维存储器的制备方法的工艺示意图；
31.图12是根据本技术示例性实施方式的三维存储器的结构示意图；以及
32.图13是根据本技术示例性实施方式的三维存储器系统的示意图。
具体实施方式
33.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
34.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在未背离本技术的教导的情况下，本技术中讨论的第一叠层结构也可被称作第二叠层结构，第一导电层也可称为第二导电层，反之亦然。
35.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本技术中附图绘制的第二导电层的厚度并非按照实际生产中的比例。如在本文中使用的“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
36.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
37.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
38.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
39.以下对本技术的特征、原理和其它方面进行详细描述。
40.本技术的发明人发现，在一些示例性实施方式中，需要通过导电结构将3d nand存储器中的字线引出以实现存储单元与外部电路的电连接。其中，导电结构一般由较厚的导电材料(例如金属钨)形成，当采用单一材料形成较厚的导电结构时，会带来大的应力变化，使晶圆的应力状态严重恶化，甚至导致裂纹等缺陷的产生。
41.发明人还发现，在一些示例性实施方式中，可采用导电层和绝缘层形成导电结构以减小单一材料在形成较厚导电结构时带来的应力影响。此类导电结构的绝缘层位于导电层的中心部位，导电层可形成环状将绝缘层包围其中。由于绝缘层不导电，因此在形成连接导电结构和外电路的导电部的过程中，导电部只能着陆于呈环状的导电层上，绝缘层的存在挤占了导电部的着陆窗口。在导电层沉积较少的情况下，导电部的一部分会着陆在绝缘层上，造成其接触电阻的增加。示例性地，可用例如金属钨和氧化层形成上述导电结构。
42.本技术提出了一种三维存储器及其制造方法，可至少部分改善或解决上述问题。可在不过多增加成本的情况下达到降低晶圆应力、减少由应力增大而带来的器件缺陷，并可显著增大导电部在导电结构上的着陆窗口。
43.图1是根据本技术实施方式的三维存储器的制备方法1000的流程图。如图1所示，本技术提供一种三维存储器的制备方法1000包括：
44.步骤s1100，在衬底上交替堆叠电介质层和牺牲层形成叠层结构；
45.步骤s1200，去除牺牲层的至少一部分形成间隙，并在间隙内填充栅极层；
46.步骤s1300，在叠层结构的远离衬底的一侧形成预设孔，其中，预设孔的至少一部分与栅极层接触；
47.步骤s1400，在预设孔内形成与栅极层连接的第一导电层，并在预设孔的剩余空间内形成填充层；以及
48.步骤s1500，在填充层的远离衬底的一侧形成与第一导电层相连的第四导电层。
49.应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所示步骤中的一些步骤可以是同时执行的或者可以是按照不同于图1所示的顺序执行的。
50.图2至图11是根据本技术实施方式的三维存储器的制备方法1000的工艺示意图。下面结合图2至图11进一步地描述上述步骤s1100至s1500。
51.步骤s1100，在衬底上交替堆叠电介质层和牺牲层形成堆叠结构。
52.如图2所示，在步骤s1100中，可在衬底110上形成堆叠结构120’。堆叠结构120’可由电介质层130和牺牲层140依次叠置而成。在一些实施方式中，衬底110的材料例如可包括硅(例如单晶硅、多晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)或者其任意组合。在一些示例中，衬底110可包括基底111和位于基底上的复合层112，其中，基底111具有一定厚度，可作为在其上形成的器件结构(例如，叠层结构120)的结构支撑，作为一个选择，基底111在后续的一些工艺步骤中可予以去除。
53.在一些实施方式中，堆叠结构120’可以包括在垂直或大致垂直于衬底110的方向(y方向)上交替叠置的多个电介质层130和多个牺牲层140，在相同的刻蚀条件下，牺牲层140与电介质层130可具有较高的刻蚀选择比，以在后续工艺中去除牺牲层140时，电介质层
130几乎不被去除。在一些示例中，用于牺牲层140的材料例如包括氮化硅，用于电介质层130的材料包括氧化硅。
54.示例性地，可以通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺在衬底110上交替形成多个牺牲层140和电介质层130来形成堆叠结构120’。
55.应当理解的是，堆叠结构120’的层数不限于图中所示的层数，而是可根据实际需求来设计堆叠结构120’的堆叠层数及堆叠高度，本技术对此不做具体限定。
56.在一些实施方式中，可在堆叠结构120’中形成多个虚设沟道结构150。示例性地，虚设沟道结构150的形成方法例如可包括首先在堆叠结构120’内形成沟道孔，之后在虚设沟道孔内依次形成阻挡层、电荷捕获层、隧穿层和沟道层以形成虚设沟道结构150。示例性地，可使用例如一种或多种薄膜沉积工艺(例如ald、cvd、pvd或其组合等工艺)依次顺序沉积的阻挡层、电荷捕获层及隧穿层，之后可以在隧穿层的远离沟道孔的一侧沉积沟道层。在另一些实施方式中，虚设沟道结构150可仅以绝缘材料进行填充。虚设沟道结构150可为后续牺牲层140移除工艺提供力学支撑。
57.在一些实施方式中，还包括形成沟道结构(未示出)，沟道结构与虚设沟道结构150可沿z方向排列。沟道结构可位于三维存储器的核心区内，虚设沟道结构250可位于三维存储器的虚设台阶区内，虚设台阶区与核心区也沿y方向排列。沟道结构的形成方法例如包括首先在堆叠结构120’内形成沟道孔，之后在沟道孔内依次形成阻挡层、电荷捕获层、隧穿层和沟道层以形成沟道结构。示例性地，阻挡层电、荷捕获层和隧穿层可以为氧化硅-氮化硅-氧化硅(ono)结构。在一些示例中，沟道层能够用于输运所需的电荷(电子或空穴)。沟道层的材质包括p型掺杂的多晶硅。由沟道层限定的空间可填充沟道填充层，沟道填充层的材料例如包括氧化硅或氮氧化硅。
58.步骤s1200，去除牺牲层的至少一部分形成间隙，并在间隙内填充栅极层。
59.图3是根据本技术实施方式的三维存储器形成叠层结构120的工艺示意图。如图3所示，可形成贯穿堆叠结构120’并延伸至衬底110中的栅线缝隙160’。可采用例如光刻和刻蚀工艺进行重复的蚀刻-修剪形成栅线缝隙160’。之后经由栅线缝隙160’对除牺牲层140进行多次刻蚀以去除牺牲层140的一部分，并在去除该部分后形成的间隙内填充栅极层170。此时，栅极层170内分别贯穿有沟道结构以及虚设沟道结构150。栅极层170位于第一电介质层131之上(沿y方向)，未被刻蚀的牺牲层140位于第二电介质层132之上。
60.示例性地，可采用例如湿法刻蚀工艺去除牺牲层140的一部分，并可采用一种或多种薄膜沉积工艺(例如ald、cvd、pvd或其组合等工艺)形成栅极层170。
61.在一些实施方式中，栅极层170替换牺牲层140的一部分后形成叠层结构120。叠层结构120可包括第一叠层结构121和第二叠层结构122。示例性地，第一叠层结构121可包括依次堆叠的第一电介质层131和栅极层170，第二叠层结构122可包括依次堆叠的第二电介质层133和牺牲层140。第一叠层结构121和第二叠层结构122相连，并沿x方向排列。可以理解，第一叠层结构121中的栅极层170和第二叠层结构122中的牺牲层140相连，并沿x方向排列。
62.在一些实施方式中，可在去除牺牲层140的一部分形成的空隙中采用例如薄膜沉积工艺形成高介电常数层171，之后在高介电常数层171的内部形成栅极层170。高介电常数
层171包覆栅极层170，并与位于同一层的牺牲层140接触。
63.在另一些实施方式中，可在去除牺牲层140的一部分形成的空隙中采用例如薄膜沉积工艺依次形成高介电常数层171、粘合层(未示出)、以及栅极层170。示例性地，高介电常数层171可由例如包括二氧化铪、氧化镧、三氧化二铝、五氧化二钽、氧化钇、硅酸铪氧化合物、氧化硅、氮化硅、二氧化锆，钛酸锶或硅酸锆氧化合物等的高介电常数材料形成。采用高介电常数材料的高介电常数层171可以有效降低栅极电容。粘合层的材料可以例如包括钛、氮化钛、钽、氮化钽或者其任意组合。栅极层170可由例如包括钨、钴、铜、铝或者其任意组合的导电材料形成。
64.根据本技术示例性实施方式的粘合层一方面可以在栅极层170沉积时提供沉积位点，另一方面可以用于粘合栅极层170与高介电常数层171，并且可防止形成栅极层170的导电材料扩散。
65.步骤s1300，在所述叠层结构的远离所述衬底的一侧形成预设孔，其中，预设孔的至少一部分与所述栅极层接触。
66.图4和图5是根据本技术实施方式的三维存储器形成预设孔180和隔离层190和的示意图。如图4所示，可在第二叠层结构122的上侧(沿y方向)形成预设孔第一部分181，并在预设孔181的侧壁形成隔离层190。预设孔第一部分181沿y的反方向贯穿部分第二电介质层132和牺牲层140，并将牺牲层140暴露出来。之后可经由预设孔第一部分181去除暴露的牺牲层140的一部分，形成与栅极层170相接的预设孔第二部分182(如图5所示)。预设孔第一部分181和预设孔第二部分182共同构成预设孔180。
67.在一些实施方式中，可以通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺形成隔离层190。形成隔离层190的材料例如可选氧化硅。
68.在一些实施方式中，可采用例如光刻和刻蚀等工艺在第二叠层结构122的上侧形成预设孔第一部分181。预设孔第一部分181的下侧可为未被去除的牺牲层140，经由预设孔第一部分181刻蚀掉牺牲层140的一部分，形成与栅极层170连通的预设孔第二部分182。
69.在一些实施方式中，形成预设孔第二部分182的过程还包括刻蚀掉位于栅极层170表面的高介电常数层171。在另一些实施方式中，形成预设孔第二部分182的过程还包括刻蚀掉位于栅极层170表面的高介电常数层171以及粘合层以暴露栅极层170的至少一部分，栅极层170的暴露部分可作为后续工艺中将字线引出的电连接部分。
70.一些实施方式中，去除位于预设孔第一部分181下侧的牺牲层140的一部分的方法可以包括但不限于刻蚀。例如，可采用诸如深离子反应刻蚀的干法刻蚀，还可采用湿法刻蚀(例如以热浓硫酸、磷酸等作为刻蚀剂)经由预设孔第一部分181刻蚀暴露出的牺牲层140以形成预设孔第二部分。在此过程中，隔离层190可对第二叠层结构122的靠近预设孔第一部分181的牺牲层140进行保护，从而避免位于预设孔第一部分181两侧的牺牲层140被刻蚀掉，达到只刻蚀单层牺牲层140的目的，并在后续工艺中形成仅与一层栅极层170相连的第一导电层200(图6所示)。
71.在一些实施方式中，还包括对栅线缝隙160’进行填充，形成栅线缝隙结构160。可在栅线缝隙160’内依次填充例如氧化物的单一填充材料。或者在栅线缝隙160’内填充复合材料，例如先填充一层绝缘材料，再在绝缘材料的内部填充导电材料。本技术对此不作具有
限定。
72.需要说明的是，图4所示的预设孔第一部分181的形状仅为示例性说明，并非是对预设孔第一部分181构形的限定，本领域技术人员可以根据不同存储器件的具体结构需求设计合适的预设孔第一部分181形状，本技术对此不做限定。
73.步骤s1400，在预设孔内形成与栅极层连接的第一导电层，并在预设孔的剩余空间内形成填充层。
74.图6是根据本技术实施方式的三维存储器形成第一导电层200的示意图。如图6所示，在预设孔第二部分182内形成第一导电层200，并在预设孔第一部分181的侧壁形成第一导电层200。位于预设孔第二部分182内的第一导电层200的一端与栅极层170连接，在外部电压施加时可形成电连接结构。可以理解的，通过控制第一导电层200的填充量，可达到在预设孔第二部分182被完全填充时，预设孔第一部分181的至少部分未被填充。
75.在一些实施方式中，还包括在叠层结构120的上侧(沿y方向)形成第二导电层210，第二导电层210与第一导电层200相连。
76.在一些实施方式中，还包括在预设孔第一部分181形成第一导电层200后剩余的空间内形成填充层220。示例性地，填充层220可将预设孔第一部分181的未被填充的区域填满。示例性地，填充层220还可将第二导电层210覆盖。填充层220的材质与第一导电层的材质不同，以缓解单一材料形成结构时带来的较大应力变化。填充层220的材料例如可为绝缘材料。
77.示例性地，可采用一种或多种薄膜沉积工艺(例如ald、cvd、pvd或其组合等工艺)在预设孔180内依次形成第一导电层200和填充层220。在一些实施方式中，形成第二导电层210的方法可与形成第一导电层200的方法相同。形成第一导电层200的材料可与形成第二导电层210的材料相同或者不同，例如可包括钨、铝、银、铜、钨合金、铝合金、银合金、铜合金或者其任意组合。形成填充层220的材料例如可包括氧化硅。
78.在另一些实施方式中，如图7所示，可在填充层220的形成过程中其内部预留有空隙260，以达到缓解器件内应力的作用。
79.步骤s1500，在填充层的远离衬底的一侧形成与第一导电层相连的第四导电层。
80.图8至图9是根据本技术实施方式的三维存储器形成第三导电层230的示意图。如图8所示，可从远离衬底110的一侧刻蚀填充层220的一部分，使刻蚀后的填充层220的上表面(沿y方向)位于第二导电层210的下表面(沿y反方向)的下侧。示例性地，可采用湿法刻蚀、干法刻蚀和/或其他工艺去除填充层220的上述部分。
81.如图9所示，可在填充层220的上表面以及第二导电层210的上表面沉积导电材料，该导电材料位于填充层220上表面的部分形成第三导电层230，第三导电层230的至少一部分与第一导电层200相连。示例性地，形成第三导电层230的方法可与形成第一导电层200的方法相同。形成第三导电层200的材料可与形成第一导电层230的材料相同或者不同，例如可包括钨、铝、银、铜、钨合金、铝合金、银合金、铜合金或者其任意组合。
82.在一些实施方式中，可去除掉第二导电层210以及位于第二导电层210之上的部分，形成如图10所示结构。在此过程中，第三导电层230至少部分保留，其保留部分形成第四导电层240。需要说明的是，第四导电层240的至少部分与第一导电层200连接，从而可与后续工艺形成的导电部250(图11所示)以及外围电路形成导电通路。
83.示例性地，可采用例如化学机械抛光工艺(cmp)去除掉第二导电层210以及位于第二导电层210之上的部分。在本发明的上下文中，在预设孔180、第二导电层210以及第三导电层240等的制作方法中省略了一些步骤，例如平坦化处理、表面清洗、清除浮渣等。这些并非本发明的重点，在此不再展开描述。本领域技术人员可以根据需要在本发明的制作方法中增加或减少其中的步骤。
84.在一些实施方式中，还包括在第四导电层240的上侧形成导电部250(如图11所示)，导电部250的一侧与第四导电层240相连，另一侧可与外部互联结构连接。示例性地，导电部250的材质例如可包括钨、铝、银、铜、钨合金、铝合金、银合金、铜合金或者其任意组合。
85.本技术的另一方面还提供了一种三维存储器。该三维存储器可采用上述任一实施方式中的制备方法制备。
86.参考图12所示，三维存储器包括半导体层110’、叠层结构120以及导电结构300。在一些实施方式中，叠层结构120位于半导体层110’上，并具有栅极层170。导电结构300位于叠层结构120的远离半导体层110’的一侧，包括第一导电层200、填充层220以及第四导电层240。第一导电层200分别与栅极层170和第四导电层240连接，第一导电层200和第四导电层240包覆填充层220，并且第四导电层240位于所述填充层220的上侧(沿y方向)。
87.在一些实施方式中，栅极层170包括多层，叠层结构120还包括与栅极层170中的每一层交替堆叠的电介质层130，以及第一导电层200与栅极层170中的一层连接。
88.在一些实施方式中，导电结构300位于第二叠层结构122内，包括第一导电层200、填充层220以及第四导电层240。第一导电层200与栅极层170连接，第四导电层240与第一导电层200连接。填充层220位于第一导电层200填充后导电结构300剩余的空间内，以及第四导电层240位于填充层220的上侧。示例性地，导电结构300沿y的反方向贯穿位于第二叠层结构122上侧的牺牲层140和电介质层130。在导电结构300和层叠结构120之间具有隔离层190，隔离层190与第一导电层200接触，并将第一导电层200中的第二部分包围。
89.在一些实施方式中，三维存储器包括沿z方向排列的虚设台阶区和核心区(未示出)，核心区内贯穿有沟道结构，虚设台阶区内贯穿有虚设沟道结构150和导电结构300。虚设沟道结构150和导电结构300可沿x方向排列并通过栅极层170连接，沟道结构251和导电结构300可沿z方向排列并也通过栅极层330连接。虚设沟道结构150的关键尺寸小于导电结构300的关键尺寸。
90.在一些实施方式中，第一导电层200的第一部分位于两层电介质层130之间，并与栅极层170连接，以及第一导电层200的第二部分贯穿叠层结构120的远离半导体层110’一侧的电介质层130和牺牲层140，并与第一导电层200的第一部分连接。
91.在一些实施方式中，三维存储器还包括栅线缝隙结构160以及贯穿虚设台阶区的虚设沟道结构150。虚设沟道结构150位于栅线缝隙结构160沿x方向的两侧。沟道结构150的关键尺寸小于导电结构300的关键尺寸。换言之，导电结构300在x方向上的尺寸大于沟道结构150在相同方向上的尺寸。
92.在一些实施方式中，第一导电层200包括位于两层电介质层130之间，并与栅极层170连接的第一部分，以及包括位于填充层220的外壁上，并与第一部分连接的第二部分。第一导电层200的第一部分和第四导电层240将填充层220包围，第一导电层200的材料可与第四导电层240的材料相同，填充层200的材料与第一导电层200和第四导电层240的材料不
同，采用复合材料形成的结构可缓解单一材料形成的结构的应力变化。填充层220的材料例如可为绝缘材料，第一导电层200和第四导电层240的材料例如可为导电材料。
93.在一些实施方式中，三维存储器还包括位于第四导电层240之上的导电部250，导电部250的一侧与第四导电层240相连，另一侧可与外部互联结构连接，从而外部电路可通过导电部250和导电结构300对(字线)栅极层170进行控制。
94.在另一些实施方式中，在填充层220的内部具有空隙260(图7)。空隙260的存在可起到缓冲应力的作用，从而保护器件的稳定。
95.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
96.本技术的再一方面还提供了一种三维存储器系统，如图13所示，该三维存储系统包括本技术任一实施方式中的三维存储器301以及控制器302。三维存储器301包括多个具有存储功能的存储串，每个存储串可由多个存储单元构成。控制器302可通过外围电路与三维存储器301电连接，并被配置为控制存储串的操作。
97.在一些实施方式中，存储器301与控制器302电连接，并受控于控制器302。控制器302例如可控制存储器301中的存储单元(未示出)施加不同的电压信号，以达到控制存储器301执行例如读操作、编程操作以及擦除操作中的至少一种的效果。
98.在一些实施方式中，控制器302可被配置为控制存储器301的操作，例如读取、编程和擦除操作等。控制器302还可以被配置为管理与存储在或者将被存储在存储器301中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。
99.在一些实施方式中，三维存储器301包括3d nand存储器，3dnand存储器包括多个以三维堆叠方式排布的存储单元。在一些实施方式中，三维存储器系统还包括连接器303，连接器303可与例如主机等设备连接，以进行数据信息的传输发送。
100.在一些实施方式中，三维存储器系统包括固态硬盘(ssd)、存储卡或者其二者的任一组合。在一些实施方式中，控制器302和存储器301可被集成到ssd上形成三维存储器系统。ssd的存储容量和/或操作速度可高于存储卡的存储容量和/或操作速度。本技术任一实施方式的三维存储器301均可应用于例如存储棒、pc卡、紧凑闪存(cf)卡、智能媒体(sm)卡、多媒体卡、sd卡、通用闪存存储卡(ufs)等存储设备或存储卡中。
101.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。