半导体器件及其制造方法与流程

1.本发明的实施例涉及半导体器件及其制造方法。


背景技术：

2.集成电路(“ic”)的封装件(“ic封装件”)包括一个或多个半导体器件。每个半导体器件包括一个或多个集成电路。每个集成电路包括有源器件(例如，晶体管等)和无源器件(例如，电阻器、电容器等)。这种有源器件和无源器件以不同方式耦合以提供对应集成电路的功能。典型的互连结构包括横向互连(例如，对应金属化层中的导电段)和竖直互连(例如，对应互连层中的通孔结构和“晶体管层”中的接触结构)。
3.ic封装件的典型制造如下。从半导体材料(例如，硅)的锭上切割衬底，其具有平坦的圆形形状，并且被称为晶圆。在晶圆上形成多个半导体器件。晶圆的表面被分成小的矩形区域。在每个矩形区域上形成半导体器件。在制造过程中的某个时刻，通过切割(也称为划线、锯切或切开)晶圆来分离半导体器件。为了防止切割工艺损坏半导体器件，在切割工艺至少部分消耗的矩形区域之间保留可消耗(或牺牲)区域。
4.在制造的早期阶段，表示半导体器件的一种方式是将平面图称为布局图。在设计规则的背景下生成布局图，设计规则对布局图中的对应图案的放置施加约束，例如地理/空间约束、连接性约束等。通常，设计规则集合特定于工艺节点，通过该工艺节点将基于所得布局图来制造半导体器件。设计规则集合补偿对应工艺节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为该布局图所基于的虚拟器件的可接受对应物的可能性。


技术实现要素：

5.根据本发明实施例的一个方面，提供了一种半导体器件，包括：核心电路的第一核心区域和第二核心区域；接口电路的第一输入/输出(i/o)区域和第二i/o区域，彼此耦合并对应地耦合至第一核心区域和第二核心区域，可消耗区域；相对于第一方向：可消耗区域介于第一i/o区域和第二i/o区域之间；第一i/o区域介于可消耗区域和第一核心区域之间；并且第二i/o区域介于可消耗区域和第二核心区域之间；密封环，具有第一侧、第二侧、第三侧和第四侧，密封环围绕第一核心区域和第二核心区域以及第一i/o区域和第二i/o区域；金属化层；互连层，在金属化层之间交错；相互通信(inter-com)段，位于金属化层的子集中，每个相互通信段对应地在第一i/o区域和第二i/o区域之间延伸并由此耦合第一i/o区域和第二i/o区域；第一护壁和第二护壁，每一个都从密封环的第一侧延伸到第三侧或从对应的第三护壁和第四护壁上的第一位置延伸到第二位置，第三护壁和第四护壁中的每一个都从密封环的第一侧延伸到第三侧；第一护壁介于第一核心区域和第一i/o区域之间并与第一核心区域和第一i/o区域中的每一个隔离；并且第二护壁介于第二核心区域和第二i/o区域之间并与第二核心区域和第二i/o区域中的每一个隔离。
6.根据本发明实施例的另一个方面，还提供了一种半导体器件，包括：核心电路的核
心区域；接口电路的输入/输出(i/o)区域，耦合至核心区域；相对于垂直的第一方向和第二方向，密封环，具有第一侧、第二侧和第三侧，密封环围绕核心区域和i/o区域并与核心区域和i/o区域隔离；和第一护壁，从密封环的第一侧延伸到第三侧或从对应的第三护壁和第四护壁上的第一位置延伸到第二位置，第三护壁和第四护壁中的每一个都从密封环的第一侧延伸到第三侧，第一护壁介于核心区域和i/o区域之间并与核心区域和i/o区域中的每一个隔离。
7.根据本发明实施例的一个方面，提供了一种制造半导体器件的方法，方法包括：使用对应的光刻制造工艺递增地形成结构，结构包括：核心电路的第一核心区域和第二核心区域；接口电路的第一输入/输出(i/o)区域和第二i/o区域，彼此耦合并对应地耦合至第一核心区域和第二核心区域；可消耗区域；密封环，具有第一侧、第二侧、第三侧和第四侧；金属化层和互连层，互连层在金属化层之间交错；相互通信(inter-com)段，位于金属化层的子集中；和第一护壁和第二护壁；并且其中，形成步骤包括：相对于第一方向：将可消耗区域定位成介于第一i/o区域和第二i/o区域之间；将第一i/o区域定位成介于可消耗区域和第一核心区域之间；并且将第二i/o区域定位成介于可消耗区域和第二核心区域之间；将密封环布置为围绕第一核心区域和第二核心区域以及第一i/o区域和第二i/o区域；对应地将每个相互通信段布置为在第一i/o区域和第二i/o区域的对应部分之间延伸并由此耦合第一i/o区域和第二i/o区域的对应部分，相互通信段延伸穿过可消耗区域；将第一护壁和第二护壁中的每一个布置为从密封环的第一侧延伸到第三侧或从对应的第三护壁和第四护壁上的第一位置延伸到第二位置，第三护壁和第四护壁中的每一个都从密封环的第一侧延伸到第三侧；将第一护壁定位成介于第一核心区域和第一i/o区域之间并与第一核心区域和第一i/o区域中的每一个隔离；并且将第二护壁定位成介于第二核心区域和第二i/o区域之间并与第二核心区域和第二i/o区域中的每一个隔离。
附图说明
8.在附图中通过实例(而不是限制)的方式示出了一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。除非另有披露，否则不按比例绘制附图。
9.图1是根据本公开的至少一个实施例的半导体器件的框图。
10.图2a-图2b是根据一些实施例的对应半导体器件的截面图。
11.图2a'是根据一些实施例的图2a的不太详细的版本。
12.图3a-图3f是根据一些实施例的半导体器件的对应层的对应俯视图(平面图)。
13.图4是根据一些实施例的晶圆的俯视图(平面图)。
14.图5a-图5g是根据一些实施例的制造半导体器件的对应方法的对应流程图。
15.图6是根据一些实施例的制造半导体器件的方法的流程图。
16.图7是根据一些实施例的电子设计自动化(eda)系统的框图。
17.图8是根据一些实施例的半导体器件制造系统以及与其相关联的ic制造流程的框图。
18.图9a-图9b是根据一些实施例的半导体器件的对应层的对应俯视图(平面图)。
19.图10a-图10b对应地是根据一些实施例的半导体器件的截面图和四分之三立体
图。
具体实施方式
20.以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。下面描述组件、材料、值、步骤、操作、材料、布置等的特定示例以简化本公开。当然这些仅是实例并不旨在限定。可以预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
21.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
22.在一些实施例中，集成电路(ic)封装件(ic封装件)包括一个或多个双芯片半导体器件和/或一个或多个单芯片半导体器件。双芯片半导体器件包括第一和第二单芯片。因此，将双芯片半导体器件分开(或切割)获得两个单芯片半导体器件。在一些实施例中，双芯片半导体器件包括累积密封结构以保护核心区域和i/o区域免受机械应力和/或湿气侵入。
23.双芯片半导体器件的第一和第二单芯片对应地包括：核心电路的第一和第二核心区域；以及接口电路的第一和第二输入/输出(i/o)区域。第一和第二i/o区域彼此耦合并且对应地耦合至第一和第二核心区域。第一核心区域和第一i/o区域通过可消耗区域与第二核心区域和第二i/o区域分离。当双芯片半导体器件被分割时，穿过可消耗区域进行切割，这消耗了可消耗区域的至少一部分。
24.双芯片半导体器件还包括金属化层和交错在金属化层之间的互连层等。第一i/o区域通过第一内部通信(intra-com)堆叠件耦合至第一核心区域，该第一内部通信堆叠件包括金属化层的第一子集中的第一内部通信段。每个第一内部通信段在第一核心区域和第一i/o区域之间延伸并由此耦合。类似地，第二i/o区域通过第二内部通信堆叠件耦合至第二核心区域，该第二内部通信堆叠件包括金属化层的第一子集中的第二内部通信段。第一和第二i/o区域通过相互通信(inter-com)堆叠件耦合，其包括金属化层的第二子集中的相互通信段。每个相互通信段在第一和第二i/o区域之间延伸并由此耦合。每个相互通信段延伸穿过可消耗区域。
25.在一些实施例中，累积密封结构包括密封环以及第一、第二、第三和第四护壁(parapet)。密封环围绕第一和第二核心区域以及第一和第二i/o区域并与之隔离。第一至第四护壁中的每一个从密封环的第一侧延伸到第三侧。第一护壁位于第一内部通信堆叠件上；并且介于第一核心区域和第一i/o区域之间并且与之每一个隔离。如此，相对于第一i/o区域，第一护壁将第一核心区域密封。第二护壁位于第二内部通信堆叠件上；并且介于第二核心区域和第二i/o区域之间并且与之每一个隔离。如此，相对于第二i/o区域，第二护壁将第二核心区域密封。第三护壁位于第一i/o区域和可消耗区域之间。第四护壁位于第二i/o
区域和可消耗区域之间。相对于金属化层堆叠的方向(“堆叠方向”)，第三和第四护壁中的每一个都形成在相互通信堆叠件和衬底之间。因此，相对于堆叠方向，并且对于位于相互通信堆叠件下方的第一i/o区域的下部，第三护壁将第一i/o区域的下部相对于可消耗区域密封。由于第一护壁直接密封第一核心区域，第三护壁间接密封第一核心区域，因此第一和第三护壁被描述为累积的。而且，因此，相对于堆叠方向，并且对于位于相互通信堆叠件下方的第二i/o区域的下部，第四护壁将第二i/o区域的下部相对于可消耗区域密封。由于第二护壁直接密封第二核心区域，第四护壁间接密封第二核心区域，因此第二和第四护壁被描述为累积的。在一些实施例中，第一和第二护壁在第三和第四护壁上对应地从第一位置延伸到第二位置。
26.根据另一种方法，提供了一种缺少密封结构的双芯片半导体器件，否则密封结构将对应于至少一些实施例的第一和第二护壁。当切割根据另一种方法的双芯片半导体器件时，所得到的两个单芯片半导体器件中的每一个中的核心区域都容易受到通过对应i/o区域进入的湿气侵入。湿气穿过切割工艺后剩余的相互通信堆叠件的剩余部分进入单芯片。相互通信堆叠件的剩余部分不仅包括金属化层的第一子集中的相互通信段的剩余部分，还包括对应互连层的剩余部分。更具体地，湿气通过互连层的剩余部分中的介电材料、通过i/o堆叠件中的互连层的对应部分并向前传播到核心区域中的互连层的一部分。相比之下，根据一些实施例，第一和第二护壁如果不能防止湿气侵入，也会减少根据另一种方法遭受的湿气侵入，这提高了对应的第一和第二单芯片半导体器件的可靠性。
27.在一些实施例中，累积密封结构还包括第五和第六护壁，对应于第五和第六护壁上的第一和第二壁垫。第五和第六护壁中的每一个都位于相互通信堆叠件上。第五护壁与第三护壁对准，因此位于第一i/o区域和可消耗区域之间。第六护壁与第四护壁对准，因此位于第二i/o区域和可消耗区域之间。相对于堆叠方向，并且对于位于相互通信堆叠件上方的第一i/o区域的上部，第五护壁将第一i/o区域的上部相对于可消耗区域密封。相对于堆叠方向，并且对于位于相互通信堆叠件上方的第二i/o区域的上部，第六护壁将第二i/o区域的上部相对于可消耗区域密封。根据另一种方法，提供了缺少密封结构并且缺少衬垫结构的双芯片半导体器件，否则密封结构将对应于至少一些实施例的第五和第六护壁，衬垫结构对应于至少一些实施例的第一和第二壁垫。在切割工艺期间，相互通信堆叠件会受到机械应力，但另一种方法缺乏减轻这种机械应力的结构。相比之下，根据一些实施例，对应地堆叠在第五和第六护壁上的第一和第二壁垫减少了切割工艺期间相互通信堆叠件承受的机械应力，这提高了对应的第一和第二单芯片半导体器件的可靠性。
28.图1是根据本公开的至少一个实施例的集成电路(ic)封装件(ic封装件)的框图。
29.在图1中，ic封装件100包括双芯片半导体器件102a和单芯片半导体器件102b等。双芯片半导体器件包括第一和第二单芯片。因此，将双芯片半导体器件分开(或切割)获得两个单芯片半导体器件。双芯片半导体器件包括累积密封结构以防止机械应力和/或湿气侵入。单芯片半导体器件包括累积密封结构以防止机械应力和/或湿气侵入。
30.图2a是根据一些实施例的半导体器件202a的截面图。
31.图2a'是根据一些实施例的图2a的不太详细的版本。
32.出于例如相对于图2a的对比的目的，图2a'强调了图2a的较大结构，结果是图2a'不如图2a详细。例如，图2a示出包括在护壁252(1)中的许多组件，而图2a'示出护壁252(1)，
但没有示出包括在护壁252(1)中的组件。下文中为简单起见，参考图2a。尽管如此，应当理解，图2a的大部分讨论同样适用于图2a'。
33.半导体器件202a是双芯片半导体器件，例如双芯片半导体器件102a(图1)。半导体器件202a包括芯片203(1)和203(2)。下面更详细地讨论芯片203(1)和203(2)。
34.半导体器件202a是包括衬底204的双芯片半导体器件。在一些实施例中，衬底204是半导体材料。在一些实施例中，衬底204包括硅。在一些实施例中，衬底是掺杂的半导体材料。
35.在图2a中，半导体器件202a还包括金属化层、接触层和互连层，其中互连层在金属化层之间对应地交错。接触层cntk位于衬底204上方。第一金属化层(层m_1st)位于接触cntk层上方。第一互连层(层v_1st)位于m_1st层上方。图2a假定编号约定，其中m_1st层和v_1st被对应地称为m1和via1。在一些实施例中，编号约定假设m_1st层级和v_1st层级对应地称为m0和via0。
36.金属化层和互连层还包括以下：第二金属化层(层m2)位于via1层上方。第二互连层(层via2)位于m2层上方。第三金属化层(层m3)位于via2层上方。第三互连层(层via3)位于m3层上方。第四金属化层(层m4)位于via3层上方。第四互连层(层via4)位于m4层上方。第五金属化层(层m5)位于via4层上方。第五互连层(层via5)位于m5层上方。第六金属化层(层m6)位于via5层上方。第六互连层(层via6)位于m6层上方。第七金属化层(层m7)位于via6层上方。第七互连层(层via7)位于m7层上方。第八金属化层(层m8)位于via7层上方。在图2a中，层m8表示顶部金属化层(层m_top)。虽然图2a示出八层金属化层，但是在一些实施例中，金属化层数少于八层或金属化层数多于八层。
37.为了图2a说明简单起见，并且除了下面指出的之外，给定金属化层中的每个导电段都被认为标有相同的附图标记，如下所示：层m1中的段212；层m2中的段215；层m3中的段218；层m4中的段221；层m5中的段224s；层m6中的段227；层m7中的段230；以及层m8中的段233。如下所述，层m1-m3中的每一层还包括导电段238(1)和238(2)。如下文所讨论的，层m5-m6中的每一层还包括导电段248。
38.同样为了图2a说明简单起见，假设via1-via7的每个互连层具有两种类型的互连结构，通孔条和分立通孔，如下所述。出于视觉区分的目的，相对于图2a上标注的x轴，通孔条始终示出为比分立通孔更宽。此外，为了图2a说明简单起见，给定互连层中的每个通孔条被认为标有相同的第一附图标记，并且给定互连层中的每个分立通孔被认为标有相同的第二附图标记，如下所示：层via1中的通孔条213和分立通孔214；层via2中的通孔条216和分立通孔217；via3中的通孔条219和分立通孔220；via4中的通孔条222和分立通孔223；via5中的通孔条225和分立通孔226；via6中的通孔条228和分立通孔229；以及via7中的通孔条231和分立通孔232。
39.层m1-m8的每一个的空隙是没有填充对应导电段的空间，并填充有对应的层间介电(ild)材料。层via1-via7的每一个的空隙是没有填充对应通孔结构的空间，并填充有对应层间介电(ild)材料。
40.就层而言，半导体器件202a还包括位于m8层上方的钝化层psvtl和位于psvtl层上方的第二钝化层psvt2。
41.在图2a中，衬底204、接触层cntk、金属化层m1-m8、互连层via1-via7和钝化层
psvt1-psvt2中的每一个沿第一和第二方向延伸，第一和第二方向垂直。在一些实施例中，第一和第二方向对应地为x轴和y轴。接触层cntk、金属化层m1-m8、互连层via1-via7和钝化层psvt1-psvt2沿第三方向(“堆叠方向”)堆叠，堆叠方向垂直于第一和第二方向中的每一个。在第一和第二方向对应地为x轴和y轴的一些实施例中，第三方向为z轴。
42.半导体器件202a还包括核心区域206(1)和206(2)、输入/输出(i/o)区域208(1)和208(2)以及可消耗区域209。核心区域206(1)和206(2)中的每一个包括对应的核心电路。
43.核心区域206(1)和206(2)中的每一个的核心电路包括层m1-m8中的一个或多个中的对应段和对应层via1-via7中的对应通孔结构。i/o区域208(1)和208(2)中的每一个的i/o电路包括层m1-m8中的一个或多个中的对应段和对应层via1-via7中的对应通孔结构。另外，接触结构211形成在cntk层中，由此层m1中的核心区域206(1)和206(2)的对应段耦合至衬底204中的对应掺杂区域210。
44.i/o区域208(1)和208(2)中的每一个包括接口电路。在一些实施例中，接口电路促进核心区域206(1)和206(2)之间的通信。在图2a中，相对于x轴：可消耗区域209介于i/o区域208(1)和208(2)之间；i/o区域208(1)介于可消耗区域209和核心区域206(1)之间；并且i/o区域208(2)介于可消耗区域209和核心区域206(2)之间。核心区域206(1)和206(2)、i/o区域208(1)和208(2)以及可消耗区域209中的每一个具有表示相对于x轴和y轴的面积的对应占用面积(参见图3b-图3f)。
45.在图2a中，半导体器件202a还包括密封环254，其围绕(参见图3b-图3f的俯视图)核心区域206(1)和206(2)、i/o区域208(1)和208(2)以及可消耗区域209并与之隔离。密封环204与核心区域206(1)和206(2)以及i/o区域208(1)和208(2)隔离。
46.密封环254具有左侧256(l)、右侧256(r)、远侧256(d)(参见图3b-图3f，其中描述符远侧相对于包含图3a-图3b的页面的底部)以及近侧256(p)(再次参见图3b-图3f，其中描述符近侧相对于包含图3b-图3f的页面的底部)。密封环254的左侧256(l)介于核心区域206(1)和切割边缘274(1)之间。切割边缘274(1)是将半导体器件274与晶圆(参见图4)上的其他半导体器件分开(或切开)的结果。密封环254的右侧256(r)介于核心区域206(2)和切割边缘274(2)之间。
47.密封环254包括内壁260和可消耗外壁258。壁258和260中的每一个被布置为堆叠件，其包括层ml-m8的每一个中的段以及层via1-via7的每一个中的通孔结构。密封环254中存在两种类型的通孔结构，即分立通孔和通孔条。2012年12月18日授权的第8,334,582号美国专利中公开了关于包括内壁、可消耗外壁、通孔条和分立通孔的密封环的其他细节，该专利的全部内容通过引用并入本文。例如，一种集成电路结构包括半导体芯片。半导体芯片包括：半导体衬底；半导体衬底上方的多个低k电介质层；多个低k电介质层上方的第一钝化层；第一钝化层上方的第二钝化层。第一密封环，该第一密封环与该半导体芯片的边缘相邻，其中第一密封环具有与第一钝化层的底表面基本上平齐的上表面。所述沟槽环包括直接在第一密封环上方的至少一部分。其中沟槽环从第二钝化层的顶表面向下延伸至至少该第一钝化层和该第二钝化层之间的界面。其中在该多个低k电介质层的每个低k电介质层中，该第一密封环包括金属线环和在该金属线环下的通孔环。在多个低k电介质层的每个低k电介质层中，该第一密封环还包括在该金属线环下并邻接该金属线环的分立通孔，其中该分立通孔对准具有环状形状的线。密封环包括通孔条和分立的通孔。分立的通孔可以形成
阵列，并且该阵列沿着各半导体芯片的边缘延伸以形成类似环的结构。在一个实施例中，通孔条中的一个通孔条位于分立的通孔的内侧上，而其它的通孔条形成在分立的通孔的外侧上(接近于各半导体芯片的边缘的一侧)。有利地，通过形成分立的通孔和细的通孔条，减小了由腐蚀用于通孔开口的大的电介质区域所导致的刻蚀困难。
48.更具体地，壁258和260中的每一个包括：层ml中的段212；层via1中的一个或多个通孔条213和一个或多个分立通孔214；层m2中的段215；层via2中的一个或多个通孔条216和一个或多个分立通孔217；层m3中的段218；via3中的一个或多个通孔条219和一个或多个分立通孔220；层m4中的段221；via4中的一个或多个通孔条222和一个或多个分立通孔223；层m5中的段224；via5中的一个或多个通孔条225和一个或多个分立通孔226；层m6中的段227；via6中的一个或多个通孔条228和一个或多个分立通孔229；层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。在一些实施例中，接触结构211形成在cntk层中，由此密封环254的侧256(l)、256(r)、256(d)和256(p)的内壁260和可消耗外壁258中的对应段212耦合至衬底204。
49.在一些实施例中，相对于沿x轴的距离和沿y轴的距离，分立通孔的占用面积具有近似正方形的比例。在一些实施例中，分立通孔的占用面积是矩形并且具有小于约2的长轴-短轴尺寸比。通孔条是分立通孔的扩展版本。在一些实施例中，通孔条的占用面积具有为矩形的比例，并且通孔条的短轴的尺寸约等于分立通孔的长轴的尺寸的两倍，并且通孔条的长轴的尺寸基本大于通孔条的短轴的尺寸。
50.在一些实施例中，对于密封环254的左侧256(l)：可消耗外壁258中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于左侧256(l)中的外壁258的长轴的尺寸；并且内壁260中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于左侧256(l)中的内壁260的长轴的尺寸。在一些实施例中，对于密封环254的右侧256(r)：可消耗外壁258中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于右侧256(r)中的外壁258的长轴的尺寸；并且内壁260中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于右侧256(r)中的内壁260的长轴的尺寸。在一些实施例中，对于密封环254的远侧256(d)(参见图3b-图3f)：可消耗外壁258中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于远侧256(d)中的外壁258的长轴的尺寸；并且内壁260中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于远侧256(d)中的内壁260的长轴的尺寸。在一些实施例中，对于密封环254的近侧256(p)(参见图3b-图3f)：可消耗外壁258中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于近侧256(p)中的外壁258的长轴的尺寸；并且内壁260中的通孔条213、216、219、222、225、228和231中的每一个的长轴的尺寸等于近侧256(p)中的内壁260的长轴的尺寸。
51.在一些实施例中(未示出)，可消耗外壁258中的通孔条213、216、219、222、225、228和231中的每一个的短轴的尺寸基本等于左侧256(l)中的外壁258的短轴的尺寸，结果壁258不包括对应的分立通孔214、217、220、223、226、229和232；并且内壁260中的通孔条213、216、219、222、225、228和231中的每一个的短轴的尺寸基本等于左侧256(l)中的内壁260的短轴的尺寸，结果壁260不包括对应的分立通孔214、217、220、223、226、229和232。
52.半导体器件202a还包括第一内部通信(intra-com)堆叠件236(1)和第二内部通信
堆叠件236(2)。内部通信堆叠件236(1)包括层m1到层m2-m8中的第(i)层(层m_i)的每一层中的内部通信段238(1)，其中i是正整数。在图2a中，i＝3并且层m_i是层m3。在一些实施例中，i是除3之外的值。内部通信堆叠件236(2)包括层m1到m_i中的每一层中的内部通信段238(2)，其中在图2a中，(再次)层m_i是m3。每个内部通信段238(1)在核心区域206(1)的对应部分和i/o区域208(1)的对应部分之间延伸并由此耦合。每个内部通信段238(2)在核心区域206(2)的对应部分和i/o区域208(2)的对应部分之间延伸并由此耦合。
53.在图2a中，半导体器件202a还包括护壁(或下壁)252(1)和252(2)。护壁252(1)和252(2)在内部通信堆叠件236(1)和236(2)上方对应地对准。护壁252(1)和252(2)中的每一个从密封环254的远侧256(d)(参见图3b-图3f)延伸到近侧256(p)(参见图3b-图3f)。护壁252(1)介于核心区域206(1)和i/o区域208(1)之间，并且与之每一个隔离。护壁252(2)介于核心区域206(2)和i/o区域208(2)之间，并且与之每一个隔离。
54.护壁252(1)和252(2)中的每一个包括位于层m2-m8的第(i+1)层金属化层(层m_i+1)到第(k)层金属化层(层m_k)的每一个中的段，其中k是正整数，并且i《k。没有金属化层位于层m_i和层m_i+1之间。再次，在图2a中，i＝3，因此层m_i+1是层m4。此外，在图2a中，k＝7，因此层m_k是m7。在一些实施例中，k＝8，使得m_k为m8，这反映在图2a中，通过使用虚线来示出护壁252(1)和252(2)中的每一个中的段233、通孔条231和分立通孔232。
55.更具体地，护壁252(1)和252(2)中的每一个包括：层m4中的段221；via4中的一个或多个通孔条222和一个或多个分立通孔223；层m5中的段224；via5中的一个或多个通孔条225和一个或多个分立通孔226；层m6中的段227；via6中的一个或多个通孔条228和一个或多个分立通孔229；层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。
56.在一些实施例中，护壁252(1)和252(2)中的每一个中的通孔条222、225、228和231的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的内壁260中的通孔条222、225、228和231的占用面积的比例。在一些实施例中，护壁252(1)和252(2)中的每一个中的分立通孔223、226、229和232的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的内壁260中的通孔条223、226、229和232的占用面积的比例。
57.在图2a中，半导体器件202a还包括护壁(或下壁)240(1)和240(2)。护壁240(1)和240(2)中的每一个从密封环254的远侧256(d)(参见图3b-图3f)延伸到近侧256(p)(参见图3b-图3f)。护壁240(1)介于i/o区域208(1)和可消耗区域209之间，并且与之每一个隔离。护壁252(2)介于i/o区域208(2)和可消耗区域209之间，并且与之每一个隔离。
58.护壁240(1)包括内壁244(1)和可消耗外壁242(1)。护壁240(2)包括内壁244(2)和可消耗外壁242(2)。壁242(1)、242(2)、244(1)和244(2)中的每一个被布置为堆叠件，其包括：层m1到层m2-m8中第(p)层金属化层(层m_p)的每一层中的段，其中p为正整数且2≤p；以及对应于层m2到m_p的层via2-via7中的每一层中的至少一个通孔条和至少一个分立通孔。在图2a中，p＝4，使得层m_p为m4。在一些实施例中，p是除p＝4之外的正整数，其也是2≤p。
59.更具体地，护壁240(1)和240(2)中的每一个包括：层ml中的段212；层via1中的一个或多个通孔条213和一个或多个分立通孔214；层m2中的段215；层via2中的一个或多个通孔条216和一个或多个分立通孔217；层m3中的段218；via3中的一个或多个通孔条219和一个或多个分立通孔220；层m4中的段221。在一些实施例中，接触结构211形成在cntk层中，由
此内壁244(1)和244(2)中的对应段212以及对应护壁240(1)和240(2)的可消耗外壁242(1)和242(2)耦合至衬底204。
60.在一些实施例中，对应护壁240(1)和240(2)的内壁244(1)和244(2)中的每一个中的通孔条213、216和219的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的内壁260中的通孔条213、216和219的占用面积的比例。在一些实施例中，对应护壁240(1)和240(2)的内壁244(1)和244(2)中的每一个中的分立通孔214、217和220的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的内壁260中的分立通孔217、220和223的占用面积的比例。在一些实施例中，对应护壁240(1)和240(2)的可消耗外壁242(1)和242(2)中的每一个中的通孔条213、216和219的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的可消耗外壁258中的通孔条213、216和219的占用面积的比例。在一些实施例中，对应护壁240(1)和240(2)的可消耗外壁244(1)和244(2)中的每一个中的分立通孔214、217和220的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的可消耗外壁258中的分立通孔217、220和223的占用面积的比例。
61.半导体器件202a还包括相互通信(inter-com)堆叠件246。相互通信堆叠件246包括位于层m2-m8的第(p+1)层金属化层(层m_p+1)到第(q)层金属化层(层m_q)的每一个中的相互通信段248，其中q为正整数且p《q。在图2a中，p＝4，q＝6，层m_p+1为m5，层m_q为层m6。在一些实施例中，q是除i＝6以外的值。相互通信堆叠件246包括层m_p+1到m_i中的每一层中的相互通信段248，其中在图2a中，(再次)层m_i是m3。每个内部通信段246在i/o区域208(1)的对应部分和i/o区域208(2)的对应部分之间延伸并由此耦合。
62.在图2a中，半导体器件202a还包括护壁(或下壁)262(1)和262(2)。护壁262(1)和262(2)中的每一个从密封环254的远侧256(d)(参见图3b-图3f)延伸到近侧256(p)(参见图3b-图3f)。护壁262(1)介于i/o区域208(1)和可消耗区域209之间，并且与之每一个隔离。护壁262(2)介于i/o区域208(2)和可消耗区域209之间，并且与之每一个隔离。
63.护壁262(1)包括内壁266(1)和可消耗外壁264(1)。护壁266(2)包括内壁266(2)和可消耗外壁264(2)。壁264(1)、264(2)、266(1)和266(2)中的每一个被布置为堆叠件，其包括层m3-m8的第(q+1)层金属化层(层m_q+1)到顶部金属化层(层m_top)中的每一个中的段；以及对应于层m_q+1到m_top的层via3-via7中的每一层中的至少一个通孔条和至少一个分立通孔。没有金属化层位于层m_q和层m_q+1之间。再次，在图2a中，i＝6，因此层m_q+1是层m7。此外，在图2a中，层m_top是m8。更具体地，护壁240(1)和240(2)中的每一个包括：层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。
64.在一些实施例中，对应护壁262(1)和262(2)的内壁266(1)和266(2)中的每一个中的通孔条231的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的内壁260中的通孔条231的占用面积的比例。在一些实施例中，对应护壁262(1)和262(2)的内壁266(1)和266(2)中的每一个中的分立通孔232的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的内壁260中的分立通孔232的占用面积的比例。在一些实施例中，对应护壁262(1)和262(2)的可消耗外壁264(1)和264(2)中的每一个中的通孔条231的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)的可消耗外壁258中的通孔条231的占用面积的比例。在一些实施例中，对应护壁262(1)和262(2)的可消耗外壁264(1)和264(2)中的每一个中的分立通孔232的占用面积的比例对应于密封壁254的左侧256(l)和右侧256(r)
的可消耗外壁258中的分立通孔232的占用面积的比例。
65.在图2a中，半导体器件202a还包括位于密封环254上的壁垫268。
66.壁垫268具有左侧270(l)、右侧270(r)、远侧270(d)(参见图3a，其中描述符远侧相对于包含图3a的页面的底部)以及近侧270(p)(再次参见图3a，其中描述符近侧相对于包含图3a的页面的底部)。壁垫268的侧270(l)、270(r)、270(d)和270(p)对应于密封环254的侧256(l)、256(r)、256(d)和256(p)。壁垫268的第一和第二部分对应地位于钝化层pvst1和pvst2中。
67.相对于壁垫268的侧270(l)、270(r)、270(d)和270(p)的长轴，侧270(l)、270(r)、270(d)和270(p)具有y形。在一些实施例中，形成壁垫268的材料包括铝。在一些实施例中，壁垫268的益处在于它有助于密封环254减少与切割工艺相关联的机械应力。2012年12月18日授权的第8,334,582号美国专利公开了关于壁垫的其他细节，该专利的全部内容(再次)通过引用并入本文。例如，半导体芯片包括：半导体衬底；在该半导体衬底上方的多个低k电介质层；在多个低k电介质层上方的第一钝化层；和在第一钝化层上方的第二钝化层。第一密封环与该半导体芯片的边缘相邻，其中该第一密封环具有与该第一钝化层的底表面基本上平齐的上表面。第二密封环与该第一密封环相邻并且相比第一密封环位于半导体芯片的内侧上。该第二密封环包括在该第一钝化层和该第二钝化层中的壁垫。
68.再次，半导体器件202a包括芯片203(1)和203(2)。芯片203(1)包括：核心区域206(1)；i/o区域208(1)；密封环254的左侧256(l)、远侧256(d)的一部分和近侧256(p)的一部分；壁垫268的左侧270(l)、远侧270(d)的一部分和近侧270(p)的一部分；内部通信堆叠件236(1)；护壁252(1)；护壁240(1)；相互通信堆叠件246的一部分；护壁262(1)；护壁272(1)；以及可消耗区与209的一部分。芯片203(2)包括：核心区域206(2)；i/o区域208(2)；密封环254的右侧256(r)、远侧256(d)的一部分和近侧256(p)的一部分；壁垫268的右侧270(r)、远侧270(d)的一部分和近侧270(p)的一部分；内部通信堆叠件236(2)；护壁252(2)；护壁240(2)；相互通信堆叠件246的一部分；护壁262(2)；护壁272(2)；以及可消耗区与209的一部分。
69.根据另一种方法，提供了一种缺少密封结构的双芯片半导体器件，否则密封结构将对应于至少一些实施例的护壁252(1)和252(2)。当切割根据另一种方法的双芯片半导体器件时，所得到的两个单芯片半导体器件中的每一个中的核心区域都容易受到通过对应i/o区域进入的湿气侵入。湿气穿过切割工艺后剩余的相互通信堆叠件的剩余部分进入单芯片。相互通信堆叠件的剩余部分不仅包括金属化层的第一子集中的相互通信段的剩余部分，还包括对应互连层的剩余部分。更具体地，湿气通过互连层的剩余部分中的介电材料、通过i/o堆叠件中的互连层的对应部分并向前传播到核心区域中的互连层的一部分。相比之下，根据一些实施例，护壁252(1)和252(2)即使不能防止湿气侵入，也能减少根据另一种方法遭受的湿气侵入，这提高了包括芯片203(1)的对应单芯片半导体器件(参见图2b中的单芯片半导体器件202b)和包括芯片203(2)的对应单芯片半导体器件(未示出)的可靠性。
70.在图2a中，半导体器件202a还包括位于对应护壁262(1)和262(2)上的壁垫272(1)和272(2)。
71.壁垫272(1)和272(2)中的每一个从壁垫268的远侧270(d)(参见图3a)延伸到近侧270(p)(参见图3a)。壁垫272(1)和272(2)中的每一个的第一和第二部分对应地位于钝化层
pvst1和pvst2中。壁垫272(1)的长轴基本平行地对准壁266(1)的长轴。壁垫272(2)的长轴基本平行地对准壁266(2)的长轴。
72.相对于壁垫272(1)和272(2)中的每一个的长轴，壁垫272(1)和272(2)中的每一个的垂直截面具有y形。在一些实施例中，形成壁垫272(1)和272(2)中的每一个的材料包括铝。在一些实施例中，壁垫272(1)和272(2)中的每一个的益处是壁垫272(1)和272(2)帮助对应护壁262(1)和262(2)中的每一个减少与切割工艺相关联的机械应力。2012年12月18日授权的第8,334,582号美国专利公开了关于壁垫的其他细节，该专利的全部内容(再次)通过引用并入本文。
73.根据另一种方法，提供了缺少密封结构并且缺少衬垫结构的双芯片半导体器件，否则密封结构将对应于至少一些实施例的护壁262(1)和262(2)，衬垫结构对应于至少一些实施例的壁垫272(1)和272(2)。在切割工艺期间，相互通信堆叠件会受到机械应力，另一种方法缺乏减轻这种机械应力的结构。相比之下，根据一些实施例，壁垫272(1)和272(2)对应地堆叠在护壁262(1)和262(2)上减少了相互通信堆叠件246在切割工艺期间受到的机械应力，这提高了包括芯片203(1)的对应单芯片半导体器件(参见图2b中的单芯片半导体器件202b)和包括芯片203(2)的对应单芯片半导体器件(未示出)的可靠性。
74.图2b是根据一些实施例的半导体器件202b的截面图。
75.半导体器件202b是包括芯片203(1)的单芯片半导体器件。半导体器件202b是由于穿过半导体器件202a的可消耗区域209切割而将半导体器件202a分成两半，从而产生半导体器件202b的切割边缘274(3)。
76.芯片203(1)包括：核心区域206(1)；i/o区域208(1)；密封环254的左侧256(l)、远侧256(d)的一部分和近侧256(p)的一部分；壁垫268的左侧270(l)、远侧270(d)的一部分和近侧270(p)的一部分；内部通信堆叠件236(1)；护壁252(1)；护壁240(1)；相互通信堆叠件246的剩余部分246'；护壁262(1)；护壁272(1)；以及可消耗区与209的剩余部分209'。相互通信堆叠件246的剩余部分246'包括段248的剩余部分248'。
77.图3a-图3f是根据一些实施例的半导体器件的对应层的对应俯视图。
78.更详细地，图3a-图3f是图2a的半导体器件202a的半导体器件的对应层的对应俯视图。虽然使用3系列编号命名，但图3a-图3f用图2a的2系列编号注释。
79.更具体地，图3a是图2a的半导体器件202a的钝化层pvst1的俯视图。为简单起见，图3a没有示出ild材料。对于上下文，图3a使用虚线示出下面的层m8中的结构。
80.更具体地，图3b是图2a的半导体器件202a的层m8的俯视图。图3c是图2a的半导体器件202a的层m7的俯视图。图3d是图2a的半导体器件202a的层m5和m6中的每一个的俯视图。图3e是图2a的半导体器件202a的层m4的俯视图。图3f是图2a的半导体器件202a的层m1、m2和m3中的每一个的俯视图。
81.图4是根据一些实施例的晶圆376的俯视图。
82.晶圆376包括多个半导体器件302a'，其中撇号表示预切割状态。为了防止切割工艺损坏半导体器件302a'，在半导体器件302a'之间保留可消耗(或牺牲)区域384。可消耗区域384至少部分被切割工艺消耗。晶圆376被组织成半导体器件302a'的列781(1)-378(3)和行379(1)-379(7)。晶圆376还包括不足以容纳半导体器件302a的实例的区域380。
83.如果参考图4，假设已经进行测试以确定每个半导体器件302a中的芯片303(1)和
303(2)中的哪一个(如果有的话)有缺陷。有缺陷芯片的参考编号附加有括号“(d)”，例如，参见列378(1)和行379(5)交叉处的有缺陷芯片303(1)(d)。无缺陷芯片附有括号“(n)”，例如列378(2)和行379(3)的交叉处的无缺陷芯片303(3)(n)。如果给定实例半导体302a中的两个芯片之一有缺陷，则指定半导体302a的给定实例被分开，剩余的无缺陷芯片代表半导体器件302b'，其中撇号表示预切割状态。
84.边界382'指示半导体器件302a的两个相邻实例，其被指定为不被切割工艺分开。边界382'内的每个半导体器件302a具有两个无缺陷芯片。
85.图5a根据一些实施例的制造半导体器件的方法500a的流程图。
86.方法500a包括框502。框502本身包括框508、510、512、514、517、519、520和521。在框502处，第一和第二核心区域、第一和第二i/o区域、可消耗区域、密封环形成金属化层(包括相互通信(inter-com)段)和互连层，并且使用对应的光刻制造工艺递增地形成第一和第二护壁(参见图8)。第一和第二核心区域的示例是对应的核心区域206(1)和206(2)。第一和第二i/o区域的示例是对应的i/o区域208(1)和208(2)。可消耗区域的示例是可消耗区域509。密封环的示例是密封环254。金属化层的示例包括图2a的层m1-m8。金属化层的子集的示例是m5-m6，并且相互通信段的示例是相互通信段248。互连层的示例包括图2a的层via1-via7。第一和第二护壁的示例是对应的护壁252(1)和252(2)。
87.在框502形成所述结构期间，所述结构之间的空间关系也被建立。(再次)包括在框502中的框508、510、512、514、517、519、520和521表示如何建立空间关系。出于讨论的目的，以508、510、512、514、517、519、520和521的顺序来讨论框502中的框。然而，在一些实施例中，考虑框508、510、512、514、517、519、520和521的其他顺序。因此，顺序508、510、512、514、517、519、520和521并非旨在限制。在一些实施例中，除了框508、510、512、514、517、519、520和521之外，框502还用一个或多个框(未描述)来完成。
88.在框508处，可消耗区域定位在第一和第二i/o区域之间。位于第一和第二i/o区域之间的可消耗区域的示例是可消耗区域209，其位于i/o区域208(1)和208(2)之间。流程从框508进行到框510。
89.在框510处，第一i/o区域定位在第一核心区域和可消耗区域之间。位于第一核心区域和可消耗区域之间的第一i/o区域的示例是i/o区域208(1)，其位于核心区域206(1)和可消耗区域209之间。流程从框510进行到框512。
90.在框512处，第二i/o区域定位在第二核心区域和可消耗区域之间。位于第二核心区域和可消耗区域之间的第二i/o区域的示例是i/o区域208(2)，其位于核心区域206(2)和可消耗区域209之间。流程从框512进行到框514。
91.在框514处，密封环被布置为围绕第一和第二核心区域以及第一和第二i/o区域并且与之隔离。密封环被布置为围绕第一和第二核心区域、第一和第二i/o区域以及可消耗区域并与之隔离的示例是密封环254，其具有左侧256(l)、右侧256(r)、远侧256(d)和近侧256(p)来围绕核心区域206(1)和206(2)以及i/o区域208(1)和208(2)。流程从框514进行到框517。
92.在框517处，相互通信段被布置为在第一和第二i/o区域的对应部分之间延伸并由此耦合。被布置为在第一和第二i/o区域之间延伸的相互通信段的示例是相互通信段248，其在i/o区域208(1)和208(2)的对应部分之间延伸。流程从框517进行到框519。
93.在框519处，第一和第二护壁被布置为在密封环的第一和第三壁之间延伸。布置为在密封环的第一和第三壁之间延伸的第一和第二护壁的示例包括对应护壁252(1)和252(2)，每个护壁从密封环254的远侧256(d)延伸到近侧256(p)。流程从框519进行到框520。
94.在框520处，第一护壁定位在第一核心区域和第一i/o区域之间并与之隔离。位于第一核心区域和第一i/o区域之间并与之隔离的第一护壁的示例是护壁262(1)。护壁262(1)介于核心区域206(1)和i/o区域208(1)之间并与之隔离。流程从框520进行到框521。
95.在框521处，第二护壁定位在第二核心区域和第二i/o区域之间并与之隔离。位于第二核心区域和第二i/o区域之间并与之隔离的第二护壁的示例是护壁262(2)。护壁262(2)介于核心区域206(2)和i/o区域208(2)之间并与之隔离。
96.图5b根据一些实施例的制造半导体器件的方法500b的流程图。
97.在一些实施例中，方法500b是图5a的方法500a的扩展。
98.在图5b中，方法500b包括框522。在框522处，可消耗区域的一部分以及密封环的第一和第三侧的对应部分被去除，从而将双芯片半导体器件分成第一和第二单芯片半导体器件。可消耗区域和密封环的第一和第三侧的对应部分被去除从而将双芯片半导体器件分成第一和第二单芯片半导体器件的示例是可消耗区域209的一部分和密封环254的对应远侧256(d)和近侧256(p)被去除从而分割图2a的双芯片半导体器件202a。得到的第一单芯片半导体器件的示例是图2b单芯片半导体器件202b。
99.图5c根据一些实施例的制造半导体器件的方法500c的流程图。
100.在一些实施例中，方法500c是图5a的方法500a的扩展。
101.在图5c中，方法500c包括框524-526。在框524处，形成半导体衬底。半导体衬底的示例是衬底204。流程从框524进行到框526。
102.在框526处，针对第一和第二核心区域中的每一个以及在第一和第二i/o区中的每一个中，在半导体衬底中形成对应的掺杂区。针对第一和第二核心区域中的每一个以及在第一和第二i/o区域中的每一个中形成在衬底中的对应掺杂区域的示例是掺杂区域210。
103.图5d根据一些实施例的制造半导体器件的方法500d的流程图。
104.在一些实施例中，方法500d是图5a的方法500a的扩展。方法500d包括框502'，其是图5a的框502的版本。在图5d中，在框502'处，使用对应的光刻制造工艺(参见图8)递增地形成结构。更具体地，在框502'处，形成包括由图5a的框502形成的结构的结构，并且该结构还包括：第一和第二核心区域中对应的第一和第二堆叠件、第一和第二i/o区域中对应的第三和第四堆叠件以及第一和第二内部通信(intra-com)堆叠件。
105.第一至第四堆叠件中的每一个包括一个或多个金属化层中的对应段和一个或多个互连层中的对应通孔结构。第一和第二内部通信堆叠件的示例是具有内部通信段238(1)的内部通信堆叠件236(1)和具有内部通信段238(2)的内部通信堆叠件236(2)。
106.在图5d中，框502'包括框528、530、534、536、538和540。在框502'形成所述结构期间，所述结构之间的空间关系也被建立。(再次)包括在框502'中的框528、530、534、536、538和540表示如何建立空间关系。出于讨论的目的，以528、530、534、536、538和540的顺序来讨论框502'中的框。然而，在一些实施例中，考虑框528、530、534、536、538和540的其他顺序。因此，顺序528、530、534、536、538和540并非旨在限制。在一些实施例中，除了框528、530、534、536、538和540之外，框502还用一个或多个框(未描述)来完成。
107.在框528处，密封环的第一至第四侧与第一和第二核心区域以及第一和第二i/o区域隔离。密封环的第一至第四侧与第一和第二核心区域以及第一和第二i/o区域隔离的示例包括密封环254的围绕核心区域206(1)和206(2)、i/o区域208(1)和208(2)的左侧256(l)、右侧256(r)、远侧256(d)和近侧256(p)。流程从框528进行到框530。
108.在框530处，密封环被布置为堆叠件，其包括每个金属化层中的导电段和每个互连层中的通孔结构。被布置为包括每个金属化层中的导电段和每个互连层中的通孔结构的堆叠件的密封环的示例是密封环254。更具体地，密封环254的内壁258和可消耗外壁260中的每一个包括：层ml中的段212；层via1中的一个或多个通孔条213和一个或多个分立通孔214；层m2中的段215；层via2中的一个或多个通孔条216和一个或多个分立通孔217；层m3中的段218；via3中的一个或多个通孔条219和一个或多个分立通孔220；层m4中的段221；via4中的一个或多个通孔条222和一个或多个分立通孔223；层m5中的段224；via5中的一个或多个通孔条225和一个或多个分立通孔226；层m6中的段227；via6中的一个或多个通孔条228和一个或多个分立通孔229；层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。流程从框530进行到框534。
109.在框534处，第一内部通信段被布置为在第一核心区域和第一i/o区域的对应部分之间延伸并由此耦合。被布置为在第一核心区域和第一i/o区域的对应部分之间延伸并由此耦合的第一内部通信段的示例是内部通信段238(1)。内部通信段238(1)在核心区域216(1)和i/o区域208(1)的对应部分之间延伸并由此耦合。流程从框534进行到框536。
110.在框536处，第二内部通信段被布置为在第二核心区域和第二i/o区域的对应部分之间延伸并由此耦合。被布置为在第二核心区域和第二i/o区域的对应部分之间延伸并由此耦合的第二内部通信段的示例是内部通信段238(2)。内部通信段238(2)在核心区域216(2)和i/o区域208(2)的对应部分之间延伸并由此耦合。流程从框536进行到框538。
111.在框538处，第一护壁被布置为堆叠件，其包括m_i+1到m_k层的每一个中的导电段和每个对应互连结构中的通孔结构。被布置为包括m_i+1到m_k层的每一个中的导电段和每个对应互连结构中的通孔结构的堆叠件的第一护壁的示例是护壁252(1)。更具体地，护壁252(1)包括：层m4中的段221；via4中的一个或多个通孔条222和一个或多个分立通孔223；层m5中的段224；via5中的一个或多个通孔条225和一个或多个分立通孔226；层m6中的段227；via6中的一个或多个通孔条228和一个或多个分立通孔229；层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。流程从框538进行到框540。
112.在框540处，第二护壁被布置为堆叠件，其包括m_i+1到m_k层的每一个中的导电段和每个对应互连结构中的通孔结构。被布置为包括m_i+1到m_k层的每一个中的导电段和每个对应互连结构中的通孔结构的堆叠件的第二护壁的示例是护壁252(2)。更具体地，护壁252(2)包括：层m4中的段221；via4中的一个或多个通孔条222和一个或多个分立通孔223；层m5中的段224；via5中的一个或多个通孔条225和一个或多个分立通孔226；层m6中的段227；via6中的一个或多个通孔条228和一个或多个分立通孔229；层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。
113.图5e根据一些实施例的制造半导体器件的方法500e的流程图。
114.在一些实施例中，方法500e是图5a的方法500a的扩展。方法500e包括框502”，其是
图5a的框502的版本。在图5e中，在框502”处，使用对应的光刻制造工艺(参见图8)递增地形成结构。更具体地，在框502”处，形成包括由图5a的框502形成的结构的结构，并且该结构还包括第三和第四护壁以及第五和第六护壁。第三和第四护壁的示例是对应的护壁240(1)和240(2)。第五和第六护壁的示例是对应的护壁262(1)和262(2)。
115.在图5e中，框502”包括框544、546、550、552、554、556、560、562、563、564、656、566和568。
116.在图5e中，框502”包括框544、546、550、552、554、556、560、562、563、564、656、566和568。在框502”形成所述结构期间，所述结构之间的空间关系也被建立。(再次)包括在框502”中的框544、546、550、552、554、556、560、562、563、564、656、566和568表示如何建立空间关系。出于讨论的目的，以544、546、550、552、554、556、560、562、563、564、656、566和568的顺序来讨论框502'中的框。然而，在一些实施例中，考虑框544、546、550、552、554、556、560、562、563、564、656、566和568的其他顺序。因此，顺序544、546、550、552、554、556、560、562、563、564、656、566和568并非旨在限制。在一些实施例中，除了框544、546、550、552、554、556、560、562、563、564、656、566和568之外，框502”还用一个或多个框(未描述)来完成。
117.在框544处，第三和第四护壁被布置为在密封环的第一和第三壁之间延伸。布置为在密封环的第一和第三壁之间延伸的第三和第四护壁的示例包括对应护壁240(1)和240(2)，每个护壁从密封环254的远侧256(d)延伸到近侧256(p)。流程从框544进行到框546。
118.在框546处，第三护壁定位在第一核心区域和第一i/o区域之间并与之隔离。位于第一核心区域和第一i/o区域之间并与之隔离的第三护壁的示例是护壁240(1)。护壁240(1)介于核心区域206(1)和i/o区域208(1)之间并与之隔离。流程从框546进行到框550。
119.在框550处，第四护壁定位在第二核心区域和第二i/o区域之间并与之隔离。位于第二核心区域和第二i/o区域之间并与之隔离的第四护壁的示例是护壁240(2)。护壁240(2)介于核心区域206(2)和i/o区域208(2)之间并与之隔离。流程从框550进行到框552。
120.在框552处，第三护壁被布置为堆叠件，其包括m_1到m_p层的每一个中的导电段和每个对应互连结构中的通孔结构。被布置为包括m_1到m_p层的每一个中的导电段和每个对应互连结构中的通孔结构的堆叠件的第三护壁的示例是护壁240(1)。更具体地，护壁240(1)包括：层m1到m4的每一层中的段；以及层via1-via3的每一层中的至少一个通孔条和至少一个分立通孔。更具体地，护壁240(1)包括：层ml中的段212；层via1中的一个或多个通孔条213和一个或多个分立通孔214；层m2中的段215；层via2中的一个或多个通孔条216和一个或多个分立通孔217；层m3中的段218；via3中的一个或多个通孔条219和一个或多个分立通孔220；层m4中的段221。流程从框552进行到框554。
121.在框554处，第四护壁被布置为堆叠件，其包括m_1到m_p层的每一个中的导电段和每个对应互连结构中的通孔结构。被布置为包括m_1到m_p层的每一个中的导电段和每个对应互连结构中的通孔结构的堆叠件的第四护壁的示例是护壁240(2)。更具体地，护壁240(2)包括：层m1到m4的每一层中的段；以及层via1-via3的每一层中的至少一个通孔条和至少一个分立通孔。更具体地，护壁240(2)包括：层ml中的段212；层via1中的一个或多个通孔条213和一个或多个分立通孔214；层m2中的段215；层via2中的一个或多个通孔条216和一个或多个通孔217；层m3中的段218；via3中的一个或多个通孔条219和一个或多个分立通孔
220；层m4中的段221。流程从框554进行到框556。
122.在框556处，内部通信段被布置为堆叠件，其包括m_p+1到m_q层的每一个中的导电段和每个对应互连层中的通孔结构。被布置为包括m_p+1到m_q层中的每一个中的导电段和每个对应互连层中的通孔结构的堆叠件的相互通信段的示例是相互通信堆叠件246中的相互通信段248。流程从框556进行到框560。
123.在框560处，第五和第六护壁被布置为在密封环的第一和第三壁之间延伸。布置为在密封环的第一和第三壁之间延伸的第五和第六护壁的示例包括对应护壁262(1)和262(2)，每个护壁从密封环254的远侧256(d)延伸到近侧256(p)。流程从框560进行到框562。
124.在框562处，第五护壁定位在第一核心区域和第一i/o区域之间并与之隔离。位于第一核心区域和第一i/o区域之间并与之隔离的第五护壁的示例是护壁262(1)。护壁262(1)介于核心区域206(1)和i/o区域208(1)之间并与之隔离。流程从框562进行到框563。
125.在框563处，第五护壁在第三护壁上方对准。在第三护壁上方对准的第五护壁的示例是护壁262(1)，其与在护壁240(1)上方对准。流程从框563进行到框564。
126.在框564处，第六护壁定位在第二核心区域和第二i/o区域之间并与之隔离。位于第二核心区域和第二i/o区域之间并与之隔离的第六护壁的示例是护壁262(2)。护壁262(2)介于核心区域206(2)和i/o区域208(2)之间并与之隔离。流程从框564进行到框565。
127.在框565处，第六护壁在第四护壁上方对准。在第四护壁上方对准的第六护壁的示例是护壁262(2)，其与在护壁240(2)上方对准。流程从框565进行到框566。
128.在框566处，第五护壁被布置为堆叠件，其包括m_q+1到m_top层的每一个中的导电段和每个对应互连结构中的通孔结构。被布置为包括m_q+1到m_top层的每一个中的导电段和每个对应互连结构中的通孔结构的堆叠件的第五护壁的示例是护壁262(1)。更具体地，护壁262(1)包括：层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。流程从框566进行到框568。
129.在框568处，第六护壁被布置为堆叠件，其包括m_q+1到m_top层的每一个中的导电段和每个对应互连结构中的通孔结构。被布置为包括m_q+1到m_top层的每一个中的导电段和每个对应互连结构中的通孔结构的堆叠件的第六护壁的示例是护壁262(2)。更具体地，护壁262(2)包括：层m7中的段230；via7中的一个或多个通孔条231和一个或多个分立通孔232；以及层m8中的段233。
130.图5f根据一些实施例的制造半导体器件的方法500f的流程图。
131.在一些实施例中，方法500f是图5a的方法500a的扩展。方法500f包括框502”'，其是图5a的框502的版本。在图5f中，在框502”'处，使用对应的光刻制造工艺(参见图8)递增地形成结构。更具体地，在框502”'处，形成包括由图5a的框502形成的结构的结构，并且该结构还包括第一和第二壁垫。第一和第二壁垫的示例是对应的壁垫271(1)和272(2)。
132.在图5f中，框502”'包括框572、574和576。在框502”'形成所述结构期间，所述结构之间的空间关系也被建立。(再次)包括在框502
””
中的框572、574和576表示如何建立空间关系。出于讨论的目的，以572、574和576的顺序来讨论框502”'中的框。然而，在一些实施例中，考虑框572、574和576的其他顺序。因此，顺序572、574和576并非旨在限制。在一些实施例中，除了框572、574和576之外，框502”'还用一个或多个框(未描述)来完成。
133.在框572处，第一壁垫的长轴基本平行地对准第五护壁的长轴。基本平行地对准第
五护壁的长轴的第一壁垫的长轴的示例是壁垫272(1)的长轴，其基本平行地对准壁266(1)的长轴。流程从框572进行到框574。
134.在框574处，第二壁垫的长轴基本平行地对准第六护壁的长轴。基本平行地对准第六护壁的长轴的第二壁垫的长轴的示例是壁垫272(2)的长轴，其基本平行地对准壁266(2)的长轴。流程从框574进行到框576。
135.在框576处，相对于第一和第二壁垫中的每一个的长轴，第一和第二壁垫中的每一个的垂直截面被配置为具有y形。被配置为具有y形的第一和第二壁垫的截面的示例是壁垫272(1)和272(2)，它们中的每一个的截面都具有y形。
136.图5g根据一些实施例的制造半导体器件的方法500g的流程图。
137.在一些实施例中，方法500g是图5a的方法500a的扩展。方法500g包括框502
””
，其是图5a的框502的版本。在图5f中，在框502
””
处，使用对应的光刻制造工艺(参见图8)递增地形成结构。更具体地，在框502
””
处，形成包括由图5a的框502形成的结构的结构，并且该结构还包括壁垫。壁垫的示例是壁垫268。
138.框502
””
包括框580-582。在框502
””
形成所述结构期间，所述结构之间的空间关系也被建立。(再次)包括在框502
””
中的框580-582表示如何建立空间关系。出于讨论的目的，以580-582的顺序来讨论框502
””
中的框。然而，在一些实施例中，考虑框582然后框580的顺序。因此，顺序580-582并非旨在限制。在一些实施例中，除了框580-582之外，框502
””
还用一个或多个框(未描述)来完成。
139.在框580处，壁垫被布置为具有与密封环的第一、第二、第三和第四侧对应的第一、第二、第三和第四部分。如此配置的壁垫的示例是壁垫268，其具有与密封环254的侧256(l)、256(r)、256(d)和256(p)对应的侧270(l)、270(r)、270(d)和270(p)。流程从框580进行到框582。
140.在框582处，相对于壁垫的第一至第四部分的长轴，壁垫的第一至第四部分中的每一个的垂直截面被配置为具有y形。被配置为具有y形的壁垫的第一至第四部分的截面的示例是壁垫268的侧270(l)、270(r)、270(d)和270(p)的截面，每个都具有y形。
141.图6是根据一些实施例的制造半导体器件的方法600的流程图，该方法包括生成布局图。
142.根据一些实施例，方法600例如可以使用eda系统700(下面讨论的图7)和集成电路(ic)制造系统800(下面讨论的图8)来实施。
143.在图6中，方法600包括框602-604。在框602处，根据本文公开的一个或多个实施例，生成布局图。包括对应于由方法600生成的布局的半导体器件的ic封装件的示例包括图1的ic封装件100。根据一些实施例，框602是可实现的，例如，使用eda系统700(图7，下面讨论)。关于框602，根据框602生成的布局图的示例包括与这里公开的半导体器件对应的布局图、与这里公开的方法对应的布局图等。
144.在框604处，基于布局图，以下中的至少一个：(a)进行一次或多次光刻曝光或(b)制造一个或多个半导体掩模或(c)制造半导体器件层中的一个或多个组件。参见下面图8的讨论。
145.图7是根据一些实施例的电子设计自动化(eda)eda系统700的框图。
146.在一些实施例中，eda系统700包括apr系统。根据一些实施例，例如使用eda系统
700可以实现这里描述的设计布局图的方法，该布局图表示这里公开的半导体器件(后者也根据一个或多个实施例)。
147.在一些实施例中，eda系统700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704。除其他之外，存储介质704被编码，即存储，计算机程序代码706，即，计算机可执行指令集合。由硬件处理器702执行的指令706表示(至少部分地表示)eda工具，该工具实现根据一个或多个实施例的本文描述的方法的一部分或全部(下文中，所述工艺和/或方法)。
148.处理器702经由总线708电耦合至计算机可读存储介质704。处理器702也通过总线708电耦合至i/o接口710。网络接口712也通过总线708电耦合至处理器702。网络接口712连接至网络714，从而，处理器702和计算机可读存储介质704能够通过网络714连接至外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706以使得系统700可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器702是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
149.在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质704包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括只读光盘存储器(cd-rom)、光盘读/写(cd-r/w)、和/或数字视频光盘(dvd)。
150.在一个或多个实施例中，存储介质704存储计算机程序代码706，其被配置为使eda系统700(其中这种执行(至少部分地)表示eda工具)可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所述工艺和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元库707，包括本文公开的这种标准单元。
151.eda系统700包括i/o接口710。i/o接口710耦接至外部电路。在一个或多个实施例中，i/o接口710包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或向处理器702传达信息和命令的光标方向键。
152.eda系统700还包括耦合至处理器702的网络接口712。网络接口712允许eda系统700与网络714通信，其中一个或多个其他计算机系统连接至该网络。网络接口712包括诸如bluetooth、wifi、wimax、gprs或wcdma的无线网络接口；或诸如ethernet、usb或ieee-1364的有线网络接口。在一个或多个实施例中，在两个或多个系统700中实现了所述工艺和/或方法的一部分或全部。
153.eda系统700被配置为通过i/o接口710接收信息。通过i/o接口710接收的信息包括用于由处理器702进行处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息通过总线708传输到处理器702。eda系统700被配置为通过i/o接口710接收与ui相关的信息。该信息作为用户界面(ui)742存储在计算机可读介质704中。
154.在一些实施例中，所述工艺和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被
实现为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个被实现为作为eda工具的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为由eda系统700使用的软件应用。在一些实施例中，使用诸如可从cadence design systems公司获得的或其他合适的布局生成工具的工具生成包括标准单元的布局图。
155.在一些实施例中，工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如dvd)、磁盘(诸如硬盘)、半导体存储器(诸如rom、ram、存储卡等)中的一种或多种。
156.图8是根据一些实施例的集成电路(ic)制造系统800以及与其相关联的ic制造流程的框图。
157.在一些实施例中，基于布局图，例如，使用制造系统800来制造(a)一个或多个半导体掩模或(b)半导体集成电路的层中的至少一个组件中的至少一个。
158.在图8中，ic制造系统800包括在设计、开发和制造周期和/或与制造ic器件860有关的服务中彼此相互作用的实体，诸如设计室820、掩模室830和ic制造商/制造厂(“fab”)850。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室820、掩模室830和ic fab 850中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和ic fab 850中的两个或更多个共存于公共设施中并使用公共资源。
159.设计室(或设计团队)820生成ic设计布局图822。ic设计布局图822包括为ic器件860设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，组成要制造的ic器件860的各种组件。各个层组合形成各种ic功能。例如，ic设计布局图822的一部分包括各种ic部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或分立通孔以及用于在半导体衬底(诸如硅晶圆)中形成的用于接合衬垫的开口和设置在半导体衬底上的各种材料层。设计室820实施适当的设计过程以形成ic设计布局图822。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。ic设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局图822可以以gdsii文件格式或dfii文件格式表达。
160.掩模室830包括数据准备832和掩模制造844。掩模室830使用ic设计布局图822来制造一个或多个掩模845，以用于根据ic设计布局图822制造ic器件860的各个层。掩模室830执行掩模数据准备832，其中ic设计布局图822被翻译成代表性数据文件(rdf)。掩模数据准备832将rdf提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，诸如掩模(掩模版)845或半导体晶圆853。掩模布局数据准备832处理设计布局图822以符合掩模写入器的特定特征和/或ic fab 850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以被统称为掩模数据准备。
161.在一些实施例中，掩模数据准备832包括光学接近度校正(opc)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。opc调整ic
设计布局图822。在一些实施例中，掩模数据准备832包括其他分辨率增强技术(ret)，诸如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ilt)，其将opc视为反成像问题。
162.在一些实施例中，掩模数据准备832包括掩模规则检查器(mrc)，其使用掩模创建规则集合来检查已经在opc中进行过处理的ic设计布局图822，该掩模创建规则集合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局图822以补偿掩模制造844期间的光刻实施效果，这可以撤销由opc执行的修改的一部分以满足掩模创建规则。
163.在一些实施例中，掩模数据准备832包括光刻工艺检查(lpc)，其模拟将由ic fab 850实施以制造ic器件860的工艺。lpc基于ic设计布局图822来模拟该工艺以创建模拟制造的器件，诸如ic器件860。lpc模拟中的处理参数可以包括与ic制造周期的各种工艺相关的参数、与用于制造ic的工具相关的参数和/或制造工艺的其他方面。lpc考虑了各种因素，诸如航拍图像对比度、焦深(dof)、掩模误差增强因素(meef)、其他合适的因素等或其组合。在一些实施例中，在通过lpc创建了模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步完善ic设计布局图822。
164.应该理解，为了清楚起见，掩模数据准备832的以上描述已被简化。在一些实施例中，数据准备832包括诸如逻辑操作(lop)的附加特征，以根据制造规则来修改ic设计布局图822。附加地，可以以各种不同的顺序执行在数据准备832期间应用于ic设计布局图822的工艺。
165.在掩模数据准备832之后以及在掩模制造844期间，基于修改的ic设计布局图822来制造掩模845或一组掩模845。在一些实施例中，掩模制造844包括基于ic设计布局图822执行一个或多个光刻曝光。在一些实施例中，基于修改的ic设计布局图822，电子束(e-beam)或多电子束的机制用于在掩模(光掩模或掩模版)845上形成图案。掩模845可以以各种技术形成。在一些实施例中，掩模845是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(uv)束，被不透明区域阻挡并且透过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(psm)版本中，相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的psm或交替的psm。由掩模制造844生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这种掩模，以在半导体晶圆853中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆853中形成各种蚀刻区域，和/或在其他合适的工艺中使用。
166.ic fab 850是ic制造企业，其包括用于制造各种不同ic产品的一个或多个制造设施。在一些实施例中，ic fab 850是半导体制造厂。例如，可以有制造厂用于多个ic产品的前端制造(前端(feol)制造)，而第二制造厂可以为ic产品的互连和封装提供后端制造(后端(beol)制造)，第三制造厂可以为制造业务提供其他服务。
167.ic fab 850包括制造工具852，该制造工具被配置为在半导体晶圆853上执行各种制造操作，从而根据掩模(例如，掩模845)来制造ic器件860。在各种实施例中，制造工具852
包括晶片步进器、离子注入机、光刻胶涂布机器、处理室(例如cvd室或lpcvd炉)、cmp系统、等离子蚀刻系统、晶圆清洁系统或能够执行如本文所讨论的一个或多个合适的制造工艺的其他制造设备中的一个或多个。
168.ic fab 850使用由掩模室830所制造的掩模845来制造ic器件860。因此，ic fab 850至少间接地使用ic设计布局图822来制造ic器件860。在一些实施例中，半导体晶圆853由ic fab 850使用掩模845制成ic器件860。在一些实施例中，ic制造包括至少间接基于ic设计布局图822进行一次或多次光刻曝光。半导体晶圆853包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆853还包括各种掺杂区域、电介质部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。
169.关于集成电路(ic)制造系统(例如，图8的系统800)以及与之相关联的ic制造流程的细节可以在例如2016年2月9日授权的第9,256,709号美国专利、2015年10月1日公开的第20150278429号美国预授权公开文本、2014年2月6日公开的第20140040838号美国预授权公开文本以及2007年8月21日授权的第7,260,442号美国专利中找到，其全部内容通过引用合并于此。
170.例如，在美国专利号9,256,709中，在设计室(或设计团队)生成ic设计布局。ic设计布局包括为ic器件设计的各种几何图案。几何图案对应于构成要制造的ic器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种ic功能。例如，ic设计布局的部分包括各种ic部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成ic设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。ic设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用ic设计布局来制造一个或多个掩模，掩模用于根据ic设计布局来制造ic器件的各个层。掩模室执行掩模数据准备，其中将ic设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(opc)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(ret)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(mrc)，掩模规则检查器使用一组掩模创建规则来检查已经在opc中进行过处理的ic设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
171.例如，在美国授权前公开号20150278429中，在一个实施例中，ic制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且ic设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于ic制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如gdsii文件格式或dfii文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强ic制造系统的各
种操作，例如由掩模室进行的掩模制造和由ic制造商进行的晶圆曝光。
172.例如，在授权前公告号第20140040838号中，ic设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，ic设计布局以本领域已知的“gds”格式表示。在替代实施例中，ic设计布局可以以诸如dfii、cif、oasis或任何其他合适的文件类型的替代文件格式在ic制造系统中的组件之间传输。ic设计布局300包括代表集成电路的部件的各种几何图案。例如，ic设计布局可以包括主要的ic部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。ic设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
173.例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
174.图9a-图9b是根据一些实施例的半导体器件的对应层的对应俯视图(平面图)。
175.图9a-图9b遵循与图3a-图3f的编号方案类似的编号方案，后者使用如上所述的2系列编号。虽然对应，但一些组件也不同。为了帮助识别对应但仍然存在差异的组件，编号约定针对图9a-图9b使用9系列编号，而编号约定针对图3a-图3f使用2系列编号。例如，图9b的项目908(1)是i/o区域，图3a中的对应的项目208(1)是i/o区域。为了简洁起见，相比于相似点，讨论将更多地集中在图9a-图9b和图3a-图3f之间的差异上。
176.实际上，图9a是图3a-图3b的总结。因此，图9a有助于观察相对于图9b的差异，如下所述。
177.图9a的半导体器件包括：芯片903a(1)和903a(2)；具有侧956(l)、956(r)、956(d)和956(p)的密封环954；其间的可消耗区域909；以及具有相互段948的相互通信堆叠件946。芯片903a(1)包括：核心区域906(1)；i/o区域908(1)；具有内部通信段938(1)的内部通信堆叠件936(1)；护壁940(1)；护壁952a(1)；以及护壁962(1)。芯片903a(2)包括：核心区域906(2)；i/o区域908(2)；具有内部通信段938(2)的内部通信堆叠件936(2)；护壁940(2)；护壁952a(2)；以及护壁962(2)。
178.在图9a中，护壁940(1)和940(2)中的每一个从密封环954的侧956(d)延伸到侧956(p)。类似地，护壁952a(1)和952a(2)中的每一个从密封环954的侧956(d)延伸到侧956(p)。护壁952a(1)和952a(2)中的每一个基本上是一条直线。因此，护壁952a(1)和952a(2)中的每一个都具有一个段。
179.在图9b中，护壁952b(1)从护壁940(1)上的第一位置941(1)(1)延伸到护壁940(1)上的第二位置941(1)(2)。护壁952b(1)是分段连续线，包括段953(1)(1)、953(1)(2)和953
(1)(3)。
180.段953(1)(1)和953(1)(3)基本平行于密封环954的对应侧956(d)和956(p)。段953(1)(2)基本平行于密封环954的侧956(l)。段953(1)(1)在第一位置941(1)(1)处与护壁940(1)相交。段953(1)(3)在第二位置941(1)(2)处与护壁940(1)相交。段953(1)(1)在段953(1)(1)和953(1)(2)之间延伸。
181.在图9b中，护壁952b(2)从护壁940(2)上的第一位置941(1)(2)延伸到护壁940(2)上的第二位置941(2)(2)。护壁952b(2)是分段连续线，包括段953(2)(1)、953(2)(2)和953(2)(3)。
182.段953(2)(1)和953(2)(3)基本平行于密封环954的对应侧956(d)和956(p)。段953(2)(2)基本平行于密封环954的侧956(r)。段953(2)(1)在第一位置941(2)(2)处与护壁940(1)相交。段953(2)(3)在第二位置941(2)(2)处与护壁940(2)相交。段953(2)(1)在段953(2)(1)和953(2)(2)之间延伸。
183.在图9a和图9b的每一个中，内部通信段938(1)的数量由变量a表示，相互通信段948的数量由变量c表示，内部通信段938(1)的数量为由变量b表示。在图9a和图9b中，a＝c，并且b＝c，即a＝c＝b。
184.在一些实施例中(未示出)，a》c且b》c且a＝b。在一些实施例中(未示出)，a》c且b》c且a》b。在一些实施例中(未示出)，a》c且b》c且a《b。
185.在一些实施例中(未示出)，a《c且b《c且a＝b。在一些实施例中(未示出)，a《c且b《c且a》b。在一些实施例中(未示出)，a《c且b《c且a《b。
186.在一些实施例中(未示出)，a》c、b《c且a》b。在一些实施例中(未示出)，a《c、b》c且a《b。
187.图10a-图10b对应地是根据一些实施例的半导体器件的截面图和四分之三立体图。
188.图10a-图10b遵循与图2a-图2a'的编号方案类似的编号方案。虽然对应，但一些组件也不同。为了帮助识别对应但仍然存在差异的组件，编号约定针对图10a-图10b使用10系列编号，而编号约定针对图2a-图2a'使用2系列编号。例如，图10a的项目1072(1)是壁垫，图2a中的对应的项目272(1)是壁垫。为了简洁起见，相比于相似点，讨论将更多地集中在图10a-图10b和图2a-图2a'之间的差异上。
189.具体地，图10a的截面图的细节将在理解图10b示出基本相同的细节(尽管是四分之三立体图)的情况下讨论。注意，图10b是图10a的简化，并非图10b中示出图10a的所有元素。
190.图10a的半导体器件包括：芯片1003(1)和1003(2)；其间的可消耗区域1009；以及具有一个或多个相互段1048的相互通信堆叠件1046。芯片1003(1)包括：核心区域1006(1)；i/o区域1008(1)；内部通信堆叠件1036(1)；护壁1040(1)；护壁1052(1)；以及壁垫1072(1)。芯片1003(2)包括：核心区域1006(2)；i/o区域1008(2)；内部通信堆叠件1036(2)；护壁1040(2)；护壁1052(2)；以及壁垫1072(2)。
191.在图10a中，壁垫1072(1)和1072(2)对应于图2a和图2a'的壁垫272(1)和272(2)。而壁垫272(1)和272(2)位于对应的护壁240(1)和240(2)上方，壁垫1072(1)和1072(2)位于对应的护壁1052(1)和1052(2)上方。
192.可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。
193.在实施例中，一种半导体器件包括：核心电路的第一和第二核心区域；接口电路的第一和第二输入/输出(i/o)区域，其彼此耦合并对应地耦合至第一和第二核心区域、可消耗区域；相对于第一方向，可消耗区域位于第一和第二i/o区域之间；第一i/o区域介于可消耗区域与第一核心区域之间；第二i/o区域介于可消耗区域与第二核心区域之间；密封环，具有第一、第二、第三和第四侧，密封环围绕第一和第二核心区域以及第一和第二i/o区域并与之隔离；金属化层；互连层，在金属化层之间交错；相互通信(inter-com)段，位于金属化层的子集中，每个相互通信段对应地在第一i/o区域和第二i/o区域之间延伸并由此耦合；第一和第二护壁，每一个都从密封环的第一侧延伸到第三侧，或从对应的第三和第四护壁上的第一位置延伸到第二位置，第三和第四护壁中的每一个从密封环的第一侧延伸到第三侧；第一护壁介于第一核心区域和第一i/o区域之间并与之每一个隔离；第二护壁介于第二核心区域和第二i/o区域之间并与之每一个隔离。
194.在实施例中，半导体器件还包括：半导体衬底，沿第一和第二方向延伸，第一方向和第二方向垂直；并且第一和第二核心区域中的每一个以及第一和第二i/o区域中的每一个包括形成在半导体衬底中的对应掺杂区域。在实施例中，每个金属化层和每个互连层沿第一和第二方向延伸，第一和第二方向垂直；并且第一和第二核心区域、第一和第二i/o区域以及可消耗区域中的每一个都具有：表示相对于第一和第二方向的面积的对应占用面积；以及沿垂直于第一和第二方向中的每一个的第三方向延伸的高度；第一和第二核心区域、第一和第二i/o区域和可消耗区域包括：对应的第一、第二、第三、第四和第五堆叠件，第一至第五堆叠件中的每一个沿第三方向延伸，第一至第五堆叠件中的每一个包括位于一个或多个金属化层中的对应导电段和位于一个或多个互连层中的通孔结构；密封环的第一至第四侧对应地与第一和第二核心区域、第一和第二i/o区域以及可消耗区域隔离；密封环被布置为堆叠件，堆叠件包括：每个金属化层中的导电段和每个互连层中的通孔结构。在实施例中，相对于第三方向，金属化层包括：金属化层中最靠近半导体衬底的第一金属化层(层m_1st)；金属化层中相对于第三方向最远离半导体衬底的顶部金属化层(层m_top)；以及介于m_1st层和m_top层之间的第(i)层金属化层(层m_i)；半导体器件还包括：第一内部通信(intra-com)堆叠件，包括m_1st至m_i层的每一层中的第一内部通信段，每个第一内部通信段对应地在第一核心区域和第一i/o区域之间延伸并由此耦合；以及第二内部通信堆叠件，包括m_1st至m_i层的每一层中的第二内部通信段，每个第二内部通信段对应地在第二核心区域和第二i/o区域之间延伸并由此耦合。在实施例中，相对于第三方向，金属化层还包括：第(i+1)层金属化层(层m_i+1)，介于m_i层和m_top层之间，且没有金属化层在m_i和m_i+1层之间；第(k)层金属化层(层m_k)，介于m_i层和m_top层之间；第一护壁被布置为堆叠件，堆叠件包括：m_i+1至m_k层的每一层中的导电段；以及每个对应互连层中的通孔结构；并且第二护壁被布置为堆叠件，包括：m_i+1至m_top层的每一层中的导电段；以及位于对应互连层的每一层中的通孔结构。在实施例中，m_k层和m_top层为同一层。在实施例中，半导体器件还包括：第三和第四护壁；第三护壁介于第一i/o区域和可消耗区域之间并与之每一个隔离；第四护壁介于第二i/o区域和可消耗区域之间并与之每一个隔离；并且其中，每个金属
化层和每个互连层沿第一和第二方向延伸，第一和第二方向垂直；相对于垂直于第一和第二方向中的每一个的第三方向，金属化层包括：第一金属化层(层m_1st)，在金属化层中最靠近半导体衬底；顶部金属化层(层m_top)，在金属化层中相对于第三方向最远离半导体衬底；第(p)层金属化层(层m_p)，介于m_1st层和m_top层之间；第(p+1)层金属化层(层m_p+1)，介于m_p层和m_top层之间，并且没有金属化层在m_p层和m_p+1层之间；以及第(q)层金属化层(层m_q)，介于m_p+1层和m_top层之间；第三护壁被布置为堆叠件，堆叠件包括：m_1st至m_p层的每一层中的导电段；以及每个对应互连层中的通孔结构；并且第四护壁被布置为堆叠件，堆叠件包括：m_1st至m_j层的每一层中的导电段；以及每个对应互连层中的通孔结构；金属化层的子集，其中相互通信段从m_p+1层到m_q层；相互通信段被布置为堆叠件，包括：m_p+1至m_q层的每一层中对应的相互通信段；半导体器件还包括：第五和第六护壁，每一个都从密封环的第一侧延伸到第三侧；第五护壁介于第一i/o区域和可消耗区域之间并与之每一个隔离，并且在第三护壁上方对准；第六护壁介于第二i/o区域和可消耗区域之间并与之每一个隔离，并且在第四护壁上方对准；相对于第三方向，金属化层还包括：第(q+1)层金属化层(层m_q+1)，介于m_q层和m_top层之间，且没有金属化层在m_q层和m_top层之间；第五护壁被布置为堆叠件，包括：m_q+1至m_top层的每一层中的导电段；以及每个对应互连层中的通孔结构；并且第六护壁被布置为堆叠件，包括：m_q+1至m_top的每一个中的导电段；以及每个对应互连层中的通孔结构；半导体器件还包括：第一和第二壁垫，对应地位于第五和第六护壁上；并且第一壁垫的长轴与第五护壁的长轴基本对准；第二壁垫的长轴与第六护壁的长轴基本对准；并且相对于第一和第二壁垫中的每一个的对应长轴，第一和第二壁垫中的每一个的垂直截面具有y形。在实施例中，形成第一和第二壁垫中的每一个的材料包括铝。在实施例中，半导体器件还包括：壁垫，位于密封环上，壁垫具有与密封环的第一、第二、第三和第四侧对应的第一、第二、第三和第四部分；并且其中，相对于壁垫的第一至第四部分中的每一个的长轴，壁垫的第一至第四部分中的每一个的垂直截面具有y形。在实施例中，形成每个壁垫的材料包括铝。
195.在实施例中，一种半导体器件包括：核心电路的核心区域；耦合至核心区域的接口电路的输入/输出(i/o)区域；相对于垂直的第一方向和第二方向，密封环具有第一侧、第二侧和第三侧，密封环围绕核心区域和i/o区域并与之隔离；以及从密封环的第一侧延伸到第三侧或从对应的第三和第四护壁上的第一位置延伸到第二位置的第一护壁，第三和第四护壁中的每一个从密封环的第一侧延伸到第三侧；第一护壁介于核心区域和i/o区域之间并与之每一个隔离。
196.在实施例中，半导体器件还包括第二护壁，i/o区域介于第二护壁和第一护壁之间，第二护壁与i/o区域隔离。在实施例中，半导体器件还包括：金属化层；以及在金属化层之间交错的互连层；其中，每个金属化层和每个互连层沿第一和第二方向延伸，第一和第二方向垂直；并且核心区域和i/o区域中的每一个都具有：表示相对于第一和第二方向的面积的对应占用面积；以及沿垂直于第一和第二方向中的每一个的第三方向延伸的高度；核心区域和i/o区域中的每一个都包括：位于半导体衬底上的对应的第一和第二堆叠件，第一和第二堆叠件中的每一个都沿第三方向延伸，第一和第二堆叠件中的每一个都包括位于一个或多个金属化层中的对应的导电段和位于一个或多个互连层中的通孔结构；密封环的第一至第三侧对应地与核心区域和i/o区域隔离；密封环被布置为堆叠件，包括：每个金属化层
中的导电段和每个互连层中的通孔结构。在实施例中，相对于第三方向，金属化层包括：金属化层中最靠近半导体衬底的第一金属化层(层m_1st)；金属化层中相对于第三方向最远离半导体衬底的顶部金属化层(层m_top)；以及介于m_1st层和m_top层之间的第(i)层金属化层(层m_i)；半导体器件还包括：内部通信(intra-com)堆叠件，包括m_1st至m_i层的每一层中的内部通信段，内部通信段中的每一个对应地在核心区域和所述第一输入/输出区域之间延伸并由此耦合核心区域和第一输入/输出区域。在实施例中，相对于第三方向，金属化层还包括：第(i+1)层金属化层(层m_i+1)，介于m_i层和m_top层之间，且没有金属化层在m_i和m_i+1层之间；第(k)层金属化层(层m_k)，介于m_i层和m_top层之间；第一护壁被布置为堆叠件，堆叠件包括：m_i+1至m_k层的每一层中的导电段；以及每个对应互连层中的通孔结构。在实施例中，m_k层和m_top层为同一层。在实施例中，半导体器件还包括：金属化层；以及在金属化层之间交错的互连层；其中，每个金属化层和每个互连层沿第一和第二方向延伸，第一和第二方向垂直；并且相对于垂直于第一和第二方向中的每一个的第三方向，金属化层包括：第一金属化层(层m_1st)，在金属化层中最靠近半导体衬底；顶部金属化层(层m_top)，在金属化层中相对于第三方向最远离半导体衬底；以及第(p)层金属化层(层m_p)，介于m_1st层和m_top层之间；并且第二护壁被布置为堆叠件，包括：m_1st至m_p层的每一层中的导电段；以及每个对应互连层中的通孔结构；相对于第三方向，金属化层还包括：第(p+1)层金属化层(层m_p+1)，介于m_p层和m_top层之间，并且没有金属化层在m_p层和m_p+1层之间；第(q)层金属化层(层m_q)，介于m_p+1层和m_top层之间；第(q+1)层金属化层(层m_q+1)，介于m_q层和m_top层之间，并且没有金属化层在m_q和m_q+1层之间；半导体器件还包括：m_p+1至m_q层的每一层中的相互通信段剩余部分，每个相互通信段剩余部分在第一端对应地耦合至i/o区域，并且在第二端开路，第二端靠近半导体器件的切割边缘；第三护壁，从密封环的第一侧延伸到第三侧，i/o区域介于第三护壁和第一护壁之间，并且第三护壁与i/o区域隔离；第三护壁被布置为堆叠件，包括：m_q+1至m_top层的每一层中的导电段；以及每个对应互连层中的通孔结构；半导体器件还包括：位于第三护壁上的壁垫；壁垫的长轴与第三护壁的长轴基本对准；并且相对于壁垫的长轴，壁垫的垂直截面具有y形。在实施例中，形成壁垫的材料包括铝。在实施例中，半导体器件还包括：壁垫，位于密封环上，壁垫具有与密封环的第一、第二和第三侧对应的第一、第二和第三部分；并且其中，相对于壁垫的第一至第三部分中的每一个的长轴，壁垫的第一至第三部分中的每一个的垂直截面具有y形。在实施例中，形成壁垫的材料包括铝。
197.在实施例中，一种制造半导体器件的方法，该方法包括:使用对应的光刻制造工艺递增地形成包括核心电路的第一和第二核心区域、接口电路的第一和第二输入/输出(i/o)区域(其彼此耦合耦合并对应地耦合至第一和第二核心区域)可消耗区域、具有第一、第二、第三和第四侧的密封环、金属化层和互连层(互连层在金属化层之间交错)、金属化层的子集中的相互通信(inter-com)段以及第一和第二护壁的结构；并且其中该形成包括：相对于第一方向，将可消耗区域定位成介于第一和第二i/o区域之间；将第一i/o区域定位成介于可消耗区域和第一核心区域之间；并且将第二i/o区域定位成介于可消耗区域和第二核心区域之间；将密封环布置为围绕第一和第二核心区域以及第一和第二i/o区域；对应地布置每个相互通信段以在第一i/o区域和第二i/o区域的对应部分之间延伸并由此耦合，相互通信段延伸穿过可消耗区域；将第一和第二护壁中的每一个布置为从密封环的第一侧延伸到
第三侧或从对应的第三和第四护壁上的第一位置延伸到第二位置，第三和第四护壁中的每一个都从密封环的第一侧延伸到第三侧；将第一护壁定位成介于第一核心区域和第一i/o区域之间并与之每一个隔离；以及将第二护壁定位成介于第二核心区域和第二i/o区域之间并与之每一个隔离。
198.在实施例中，该方法还包括：去除从密封环的第一侧延伸到第三侧的可消耗区域的一部分以及密封环的第一侧和第三侧的对应部分，从而将半导体器件分为第一和第二芯片；其中，第一芯片包括：第一核心区域；第一i/o区域；金属化层的子集中的对应相互通信段的第一剩余部分；密封环的第二侧以及第一侧和第三侧的对应部分；和第一护壁；并且第二芯片包括：第二核心区域；第二i/o区域；金属化层的子集中的对应相互通信段的第二剩余部分；密封环的第四侧以及第一侧和第三侧的对应部分；和第二护壁。在实施例中，每个所述金属化层和每个所述互连层都沿第一方向和第二方向延伸，所述第一方向和所述第二方向垂直；并且所述第一核心区域和所述第二核心区域、所述第一输入/输出区域和所述第二输入/输出区域以及所述可消耗区域中的每一个都具有：表示相对于所述第一方向和所述第二方向的面积的对应占用面积；和沿垂直于所述第一方向和所述第二方向中的每一个的第三方向延伸的高度；形成步骤还包括：布置所述第一核心区域和所述第二核心区域、所述第一输入/输出区域和所述第二输入/输出区域以及所述可消耗区域以包括对应的第一堆叠件、第二堆叠件、第三堆叠件和第四堆叠件，所述第一堆叠件到所述第四堆叠件中的每一个都沿所述第三方向延伸，所述第一堆叠件到所述第四堆叠件中的每一个都包括位于一个或多个所述金属化层中的对应导电段和位于一个或多个所述互连层中的通孔结构；和将所述密封环的第一侧至第四侧对应地与所述第一核心区域和所述第二核心区域以及所述第一输入/输出区域和所述第二输入/输出区域隔离；将所述密封环布置为堆叠，该堆叠件包括位于每个所述金属化层中的导电段和位于每个所述互连层中的通孔结构。在实施例中，相对于第三方向，金属化层包括：第一金属化层(层m_1st)，在金属化层中最靠近半导体衬底；顶部金属化层(层m_top)，在金属化层中相对于第三方向最远离半导体衬底；和第(i)层金属化层(层m_i)，介于m_1st层和m_top层之间；通过该形成方法形成的结构还包括：第一内部通信(intra-com)堆叠件，其包括位于m_1st至m_i层的每一层中的第一内部通信段；和第二内部通信堆叠件，其包括位于m_1st至m_i层的每一层中的第二内部通信段；对应地布置每个第一内部通信段以在第一核心区域和第一i/o区域的对应部分之间延伸并由此耦合；该形成还包括：对应地布置每个第二内部通信段以在第二核心区域和第二i/o区域的对应部分之间延伸并由此耦合。在实施例中，相对于第三方向，金属化层还包括：第(i+1)层金属化层(层m_i+1)，介于m_i层和m_top层之间，且没有金属化层在m_i和m_i+1层之间；第(k)层金属化层(层m_k)，介于m_i层和m_top层之间；该形成还包括：将第一护壁布置为堆叠件，其包括：m_i+1至m_k层的每一层中的导电段；以及每个对应互连层中的通孔结构；并且将第二护壁布置为堆叠件，堆叠件包括：m_i+1至m_k层的每一层中的导电段；以及每个对应互连层中的通孔结构。在实施例中，由该形成方法形成的结构还包括：第三和第四护壁；第五和第六护壁；对应地位于第五和第六护壁上的第一和第二壁垫；并且该形成还包括：将第三护壁定位成介于第一i/o区域和可消耗区域之间并与之每一个隔离；将第四护壁定位成介于第二i/o区域和可消耗区域之间并与之每一个隔离；并且其中，每个金属化层和每个互连层沿第一和第二方向延伸，第一和第二方向垂直；相对于垂直于第一和第二方向中的每一个
的第三方向，金属化层包括：第一金属化层(层m_1st)，在金属化层中最靠近半导体衬底；顶部金属化层(层m_top)，在金属化层中相对于第三方向最远离半导体衬底；第(p)层金属化层(层m_p)，介于m_1st层和m_top层之间；第(p+1)层金属化层(层m_p+1)，介于m_p层和m_top层之间，并且没有金属化层在m_p层和m_p+1层之间；以及第(q)层金属化层(层m_q)，介于m_p+1层和m_top层之间；将第三护壁布置为堆叠件，其包括：m_1st至m_p层的每一层中的导电段；以及每个对应互连层中的通孔结构；并且将第四护壁布置为堆叠件，其包括：m_1st至m_p层的每一层中的导电段；以及每个对应互连层中的通孔结构；金属化层的子集，其中相互通信段从m_p+1层到m_q层；将相互通信段布置为堆叠件，其包括：m_p+1至m_q层的每一层中对应的相互通信段；将第五和第六护壁中的每一个布置为从密封环的第一侧延伸到第三侧；将第五护壁定位成介于第一i/o区域和可消耗区域之间并与之每一个隔离；将第五护壁在第三护壁上方对准；将第六护壁布置成介于第二i/o区域和可消耗区域之间并与之每一个隔离；将第六护壁在第四护壁上方对准；相对于第三方向，金属化层还包括：第(q+1)层金属化层(层m_q+1)，介于m_q层和m_top层之间，且没有金属化层在m_q层和m_top层之间；将第五护壁布置为堆叠件，其包括：m_q+1至m_top层的每一层中的导电段；以及每个对应互连层中的通孔结构；并且将第六护壁布置为堆叠件，其包括：m_q+1至m_top层的每一层中的导电段；以及每个对应互连层中的通孔结构；对应地在第五和第六护壁上形成第一和第二壁垫；将第一壁垫的长轴基本平行地对准第五护壁的长轴；将第二壁垫的长轴基本平行地对准第六护壁的长轴；并且相对于第一和第二壁垫中的每一个的对应长轴，将第一和第二壁垫中的每一个的垂直截面配置为具有y形。
199.在实施例中，该方法还包括：形成沿第一和第二方向延伸的半导体衬底，第一方向和第二方向垂直；并且针对第一和第二核心区域中的每一个以及第一和第二i/o区域中的每一个，在半导体衬底中形成对应的掺杂区域。在实施例中，每个金属化层和每个互连层沿第一和第二方向延伸，第一和第二方向垂直；并且第一和第二核心区域、第一和第二i/o区域以及可消耗区域中的每一个都具有：表示相对于第一和第二方向的面积的对应占用面积；以及沿垂直于第一和第二方向中的每一个的第三方向延伸的高度；该形成还包括：布置第一和第二核心区域、第一和第二i/o区域和可消耗区域以包括：对应的第一、第二、第三和第四堆叠件，第一至第四堆叠件中的每一个沿第三方向延伸，第一至第四堆叠件中的每一个包括位于一个或多个金属化层中的对应导电段和位于一个或多个互连层中的通孔结构；将密封环的第一至第四侧对应地与第一和第二核心区域以及第一和第二i/o区域隔离；并且将密封环布置为堆叠件，其包括：每个金属化层中的导电段和每个互连层中的通孔结构。在实施例中，m_k层和m_top层为同一层。在实施例中，形成第一和第二壁垫中的每一个的材料包括铝。在实施例中，由该形成方法形成的结构还包括：壁垫，位于密封环上；并且该形成还包括：将壁垫布置为具有与密封环的第一、第二、第三和第四侧对应的第一、第二、第三和第四部分；并且相对于壁垫的第一至第四部分中的每一个的长轴，将壁垫的第一至第四部分中的每一个的垂直截面配置为具有y形。在实施例中，形成壁垫的材料包括铝。
200.在实施例中，一种制造半导体器件的方法，针对存储在非暂时性计算机可读介质上的布局图，该方法包括生成布局图，包括:生成与本文公开的一个或多个半导体器件的结构对应的图案。在实施例中，方法还包括：基于布局图的至少以下之一：(a)进行一次或多次光刻曝光；(b)制造一个或多个半导体掩模；或(c)在半导体集成电路的层中制造至少一个
组件。
201.在实施例中，一种用于制造半导体器件的系统，该系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，至少一个存储器、计算机程序代码和至少一个处理器被配置为使系统针对存储在非暂时性计算机可读介质上的布局图执行生成布局图包括：生成与本文公开的一个或多个半导体器件的结构对应的图案。在实施例中，该系统还包括以下中的至少一个：掩蔽设施，被配置为基于布局图制造一个或多个半导体掩模；或制造设施，被配置为基于布局图制造半导体集成电路的层中的至少一个组件。
202.以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。