半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求2021年5月17日提交的申请号为10-2021-0063227的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
3.本发明涉及一种半导体器件以及用于制造该半导体器件的方法，并且更具体地，涉及一种包括接触插塞的半导体器件及其制造方法。


背景技术：

4.在制造半导体器件的接触结构时，形成欧姆接触以抑制泄漏电流和接触电阻的增大。作为已知技术，形成硅化物层以形成欧姆接触。


技术实现要素：

5.本发明的各种实施例提供了一种能够提高热稳定性和接触电阻两者的半导体器件。本发明的各种实施例提供了一种用于制造半导体器件的接触插塞的方法以及包括该接触插塞的半导体器件。
6.根据本发明的一个实施例，一种半导体器件包括：在衬底之上的接触插塞，其中接触插塞包括：硅化物层，该硅化物层具有在该硅化物层中变化的碳含量，以及金属材料层，该金属材料层在硅化物层之上。
7.根据本发明的另一个实施例，一种半导体器件包括：栅极结构，该栅极结构在衬底之上；源极/漏极区，该源极/漏极区形成在栅极结构的两侧的衬底中；以及接触插塞，该接触插塞在源极/漏极区之上，其中，该接触插塞包括：硅化物层，该硅化物层具有在该硅化物层中变化的碳含量，以及金属材料层，该金属材料层在硅化物层之上。
8.根据本发明的一个实施例，一种用于制造半导体器件的方法包括：在衬底之上形成多个碳化硅层，多个碳化硅层中的每个碳化硅层具有彼此不同的碳含量；在多个碳化硅层之上形成金属材料层；以及通过经由热处理而使多个碳化硅层与金属材料层起反应来形成接触插塞，在该接触插塞中叠置有硅化物层和金属材料层。
9.本发明通过促进半导体器件的与接触插塞接触的部分中硅化物的形成并且抑制与衬底接触的部分中硅化物的过度生长来确保热稳定性和接触电阻两者而具有提高半导体器件的可靠性的效果。
附图说明
10.图1是示出根据本发明的一个实施例的接触插塞的视图。
11.图2a和图2b是示出根据本发明的一个实施例的用于制造接触插塞的方法的视图。
12.图3是示出根据本发明的一个实施例的半导体器件的视图。
13.图4是示出根据本发明的另一个实施例的半导体器件的视图。
14.图5a至图5e是示出根据本发明的一个实施例的用于制造半导体器件的方法的视图。
具体实施方式
15.本文中参考为本发明的示意图的截面图、平面图和框图来描述了各种实施例。因此，可以通过制造技术和/或公差来修改附图的结构。本发明的这些实施例不限于附图中所示的具体结构，而是可以包括可以根据制造工艺而产生的结构中的任何变化。此外，具有示意图的附图中所示的任何区域和区域的形状旨在示出各种元件的区域的结构的具体示例，而不旨在限制本发明的范围。
16.图1是示出根据本发明的一个实施例的接触插塞的视图。
17.如图1所示，可以在衬底101上形成包括硅化物层104和金属材料层103的接触插塞。硅化物层104和金属材料层103可以彼此叠置以形成设置在衬底101上的叠置件。硅化物层104可以具有变化的碳含量。根据与硅化物层104的最外表面的距离，硅化物层104可以具有变化的碳含量。根据制造规范，衬底101可以包括各种掺杂配置。衬底101可以包括诸如锗、碳化硅(sic)、硅锗(sige)或金刚石的其他半导体。衬底101可以包括化合物半导体和/或合金半导体。衬底101可以包括iii-v族半导体衬底。衬底101可以包括诸如砷化镓(gaas)、砷化铟(inas)或磷化铟(inp)的化合物半导体衬底。衬底101可以包括soi(绝缘体上硅)衬底。衬底101可以包括导电区，例如，杂质掺杂阱和杂质掺杂沟道、或者杂质掺杂结构。
18.硅化物层104可以接触衬底101。与硅化物层104接触的衬底101可以是掺杂有杂质的区域。硅化物层104可以包括金属硅化物。硅化物层104可以被应用以防止由形成接触插塞的金属材料层103与衬底101直接接触引起的污染和深能级杂质问题。因此，由于可以将具有比硅低得多的电阻的金属用作接触材料，所以可以确保优良的接触特性，并且可以提高器件特性和可靠性。
19.如图1的视图所示，硅化物层的碳含量可以从与金属材料层的交界面至与衬底的交界面增大。硅化物层104可以在靠近衬底101的部分处具有更高的碳含量。硅化物层104的碳含量可以在与衬底101的交界面处最高。硅化物层104的碳含量可以在与金属材料层103的交界面处最低。
20.在与衬底101的交界面处，硅化物层104中碳含量可以与金属含量相近。在与衬底101的交界面处，硅化物层104中的硅含量可以显著高于碳含量和金属含量。因此，可以在与衬底101的交界面处形成si-c键合，从而确保半导体器件的热稳定性。
21.在与衬底101的交界面处，硅化物层104中的碳含量可以被调整为不高于硅化物层104中的金属含量。这种调整是为了防止形成非预期的材料层并且防止在硅化物层104中的碳含量高于金属含量时可能发生的电阻急剧增大。此外，即使在半导体工艺期间必不可少的高温热处理中，也可以抑制硅化物层104的过度生长。
22.在硅化物层104中，碳含量和金属含量相近的部分的厚度可以被调整为比金属含量大于碳含量的部分的厚度小。在硅化物层104中，金属含量大于碳含量的部分的厚度与碳含量和金属含量相近的部分的厚度的比率可以被调整为大于4:1。在硅化物层104中，碳含量与金属含量相近的部分的厚度可以被调整为小于那是因为，当硅化物层104中碳含
量与金属含量相近的部分的厚度大于时，可能难以注入掺杂剂。此外，因为在硅化物层104的大多数部分中的金属含量高于碳含量，所以可以保持硅化物层104的电阻改进效果。
23.金属材料层103可以用作接触材料。因为金属的比电阻(specific resistance)比硅的比电阻低约1000倍，所以使用金属材料作为接触材料比使用硅更有利。此外，因为不需要掺杂剂离子注入，所以不存在从接触插塞至衬底101的掺杂剂扩散。因此，可以排除掺杂剂对刷新特性的影响。金属材料层103可以包括能够形成硅化物的金属材料。金属材料层103可以包括能够形成硅化物的金属，诸如钛(ti)、钌(ru)、钼(mo)、钴(co)、镍(ni)、钽(ta)和镍铂(nipt)，但本发明不限于此。
24.图2a和图2b是示出根据本发明的一个实施例的用于制造接触插塞的方法的视图。图2a和图2b包括与图1所示的相同的衬底101和金属材料层103。下面可以省略对衬底101和金属材料层103的描述。
25.如图2a所示，可以在衬底101上形成具有不同碳含量的多个碳化硅层102。多个碳化硅层102中的每一个可以被形成为具有相同的厚度。在另一个实施例中，多个碳化硅层102中的每一个可以具有彼此不同的厚度。根据本实施例，示出了五个碳化硅层102的叠置件。然而，本发明不限于此并且可以形成多于五个碳化硅层102的叠置件。
26.如图2a中的曲线图所示，多个碳化硅层102中的硅含量会随着其接近衬底101而增大，而多个碳化硅层102中的碳含量会随着其接近金属材料层103而增大。即，在多个碳化硅层102之中，最靠近衬底101的碳化硅层102可以具有最高的硅含量，而最靠近金属材料层103的碳化硅层102可以具有最高的碳含量。
27.可以通过溅射工艺形成多个碳化硅层102，但本发明不限于此。溅射工艺可以通过选自双靶(dual target)、双材料靶、或双材料/双靶之中的一种来执行。双靶应用两种材料作为溅射靶，并且可以包括硅材料(si)和碳材料(c)。双材料靶应用单一材料作为溅射靶，但单一材料可以包含硅和碳两者。在双材料/双靶中，可以双重应用包括硅和碳两者的两种材料。在这种情况下，两种材料可以具有碳和硅的不同组成比。根据实施例，可以通过改变功率、压力和叠置厚度来执行用于形成多个碳化硅层102的溅射工艺。
28.如图2b所示，可以通过执行热处理而在衬底101与金属材料层103之间形成硅化物层104。
29.可以通过热处理而由碳化硅层102与图2b所示的金属材料层103内部的金属之间的反应来形成硅化物层104。硅化物层104可以包括金属硅化物。硅化物层104可以被应用以防止由形成接触插塞的金属材料层103与衬底101的直接接触引起的污染和深能级杂质问题。因此，由于可以将具有比硅低得多的电阻的金属用作接触材料，所以可以确保优良的接触特性，并且可以提高器件特性和可靠性。
30.如图2b中的曲线图所示，硅化物层104可以在靠近衬底101的部分处具有更高的碳含量。硅化物层104中的碳含量可以在与衬底101的交界面处最高。硅化物层104可以在与金属材料层103的交界面处具有最低的碳含量。
31.在与衬底101的交界面处，硅化物层104可以具有与金属含量相近的碳含量。在与衬底101的交界面处，硅化物层104中的硅含量可以显著高于碳含量和金属含量。因此，可以在与衬底101的交界面处形成si-c键合，从而保证半导体器件的热稳定性。
32.在与衬底101的交界面处，硅化物层104中的碳含量可以被调整为不高于硅化物层
104中的金属含量。进行这种调整是为了防止形成非预期的材料层并且防止在硅化物层104中的碳含量高于金属含量时可能发生的电阻急剧增大。此外，即使在半导体工艺期间必不可少的高温热处理中，也可以抑制硅化物层104的过度生长。
33.在硅化物层104中，碳含量和金属含量相近的部分的厚度可以被调整为比金属含量大于碳含量的部分的厚度小。在硅化物层104中，金属含量大于碳含量的部分的厚度与碳含量和金属含量相近的部分的厚度的比率可以被调整为大于4:1。在硅化物层104中，碳含量与金属含量相近的部分的厚度可以被调整为小于那是因为，当碳含量与金属含量相近的部分的厚度大于时，在硅化物层104中可能难以注入掺杂剂。此外，因为在硅化物层104的大多数部分中的金属含量高于碳含量，所以可以保持硅化物层104的电阻改进效果。
34.图3是示出根据本发明的一个实施例的半导体器件的视图。
35.参考图3，半导体器件可以包括：栅极结构gst，其形成在衬底201上；源极/漏极区204，其形成在栅极结构gst两侧的衬底201中；层间电介质层215，其覆盖衬底201的上部(包括栅极结构gst)；硅化物层216，其穿透层间电介质层215并连接至源极/漏极区204；以及金属材料层217，其形成在硅化物层216上。
36.衬底201可以包括诸如硅衬底的半导体衬底。衬底201可以由含硅材料形成。根据制造规范，衬底201可以包括各种掺杂配置。衬底201可以包括诸如锗、碳化硅(sic)、硅锗(sige)或金刚石的其他半导体。衬底201可以包括化合物半导体和/或合金半导体。衬底201可以包括iii-v族半导体衬底。衬底201可以包括诸如砷化镓(gaas)、砷化铟(inas)或磷化铟(inp)的化合物半导体衬底。衬底201可以包括soi(绝缘体上硅)衬底。衬底201可以包括导电区，诸如杂质掺杂阱和杂质掺杂沟道、或者杂质掺杂结构。
37.衬底201可以包括由器件隔离层202限定的有源区203。器件隔离层202可以通过sti(浅沟槽隔离)工艺形成。例如，在衬底201上形成沟槽之后，电介质材料(dielectric material)可以填充沟槽。器件隔离层202可以包括氧化硅、氮化硅、或它们的组合。
38.栅极结构gst可以包括：栅极电介质层211、栅电极212和栅极硬掩模213的叠置结构；以及栅极间隔物214，其形成在叠置结构的侧壁上。栅极电介质层211可以包括氧化硅、氮化硅、氮氧化硅或高k材料。栅电极212可以包括含硅材料或含金属材料。栅电极212可以包括例如多晶硅、钨、硅化钨、氮化钛、氮化钽、或它们的组合。栅电极212可以包括掺杂有杂质的多晶硅，即，掺杂多晶硅。杂质可以包括n型杂质或p型杂质。杂质可以包括硼、砷、或它们的组合。栅极硬掩模213可以包括电介质材料。栅极硬掩模213可以包括例如氮化硅。栅极间隔物214可以包括电介质材料。栅极间隔物214可以包括例如氮化硅。
39.源极/漏极区204可以形成在栅极结构gst两侧的衬底201上。源极/漏极区204可以掺杂有相同的杂质。源极/漏极区204可以包括n型或p型杂质。源极/漏极区204可以是掺杂有高含量杂质的区域。
40.层间电介质层215可以包括低k材料。层间电介质层215可以包括例如选自氧化硅、氮化硅、或包括硅碳和硼的低k材料之中的一种。
41.硅化物层216可以具有与图1的硅化物层104相同的配置。即，硅化物层216可以具有与图1的硅化物层104的碳含量相同的碳含量。硅化物层216可以接触源极/漏极区204。硅化物层216可以包括金属硅化物。硅化物层216可以被应用以防止由形成接触插塞的金属材
料层217与衬底201的直接接触引起的污染和深能级杂质问题。因此，由于可以将具有比硅低得多的电阻的金属用作接触材料，所以可以确保优良的接触特性，并且可以提高器件特性和可靠性。
42.硅化物层216中的碳含量可以随着该硅化物层接近衬底201而增大。硅化物层216中的碳含量可以在与衬底201的交界面处最高。硅化物层216可以在与金属材料层217的交界面处具有最低的碳含量。
43.在与衬底201的交界面处的硅化物层216中的碳含量可以与硅化物层216中的金属含量相近。在与衬底201的交界面处，硅化物层216中的硅含量可以显著高于碳含量和金属含量。因此，可以在与衬底201的交界面处形成si-c键合，并且结果，可以确保半导体器件的热稳定性。
44.在与衬底201的交界面处的硅化物层216中的碳含量可以被调整为不高于硅化物层216中的金属含量。这是因为，当硅化物层216中的碳含量高于金属含量时，可能会形成非预期的材料层，并且电阻可能会急剧增大。此外，即使在半导体工艺期间必不可少的高温热处理中，也可以抑制硅化物层216的过度生长。
45.在硅化物层216中，具有与金属含量相近的碳含量的部分的厚度可以被调整为小于具有比碳含量大的金属含量的部分的厚度。在硅化物层216中，具有比碳含量大的金属含量的部分的厚度与具有相近的碳含量和金属含量的部分的厚度的比率可以被调整为至少4:1或更大。在硅化物层216中，具有相近的碳含量和金属含量的部分的厚度可以被调整为小于这是因为，当硅化物层216中具有相近的碳含量和金属含量的部分的厚度为或更大时，可能难以注入掺杂剂。此外，因为在硅化物层216的大多数部分中的金属含量高于碳含量，所以可以保持硅化物层216的电阻改进效果。
46.金属材料层217可以用作接触材料。因为金属的比电阻比硅的比电阻低约1000倍，所以在电阻方面使用金属材料作为接触材料比使用硅更有利。此外，因为不需要掺杂剂离子注入，所以不存在从接触插塞至衬底201的掺杂剂扩散，并且因此，可以排除掺杂剂对刷新特性的影响。金属材料层217可以包括能够形成硅化物的金属材料。例如，金属材料层217可以包括能够形成硅化物的金属，诸如钛(ti)、钌(ru)、钼(mo)、钴(co)、镍(ni)、钽(ta)和镍铂(nipt)，但本发明不限于此。
47.图4是示出根据本发明的另一个实施例的半导体器件的视图。
48.参考图4，半导体器件可以包括竖直栅极结构。竖直栅极结构可以包括竖直沟道(vertical channel)301和与竖直沟道301的两侧间隔开的栅电极302。接触插塞包括具有变化的碳含量的硅化物层303和叠置在该硅化物层上的金属材料层304。接触插塞可以与竖直沟道301的两个端部接触。与硅化物层303接触的竖直沟道301的两个端部可以包括杂质掺杂区。硅化物层303可以是如同图1的硅化物层104的金属硅化物层。硅化物层303可以具有与图1的硅化物层104相同的配置。即，硅化物层303可以具有与图1的硅化物层104的碳含量相同的变化的碳含量。
49.图5a至图5e是示出根据本发明的一个实施例的用于制造半导体器件的方法的视图。
50.如图5a所示，栅极结构gst可以形成在衬底11上。栅极结构gst可以形成在衬底11的有源区13上。有源区13可以由器件隔离层12限定。
51.衬底11可以包括诸如硅衬底的半导体衬底。衬底11可以由含硅材料制成。根据制造规范，衬底11可以包括各种掺杂配置。衬底11可以包括锗、碳化硅(sic)、硅锗(sige)、或诸如金刚石的其他半导体。衬底11可以包括化合物半导体和/或合金半导体。衬底11可以包括iii-v族半导体衬底。衬底11可以包括诸如砷化镓(gaas)、砷化铟(inas)或磷化铟(inp)的化合物半导体衬底。衬底11可以包括绝缘体上硅(soi)衬底。衬底11可以包括导电区，例如，杂质掺杂阱和杂质掺杂沟道、或者掺杂有杂质的结构。
52.器件隔离层12可以通过浅沟槽隔离(sti)工艺形成。例如，在衬底11中形成沟槽之后，可以用电介质材料填充沟槽。器件隔离层12可以包括例如氧化硅、氮化硅、或它们的组合。
53.栅极结构gst可以包括：栅极电介质层21、栅电极22和栅极硬掩模23的叠置结构；以及栅极间隔物24，其形成在叠置结构的侧壁上。栅极结构gst可以通过以下的一系列工艺来形成：在衬底11上依次叠置栅极电介质材料、栅电极材料和栅极硬掩模材料；在栅极硬掩模材料上形成掩模图案；通过使用掩模图案作为刻蚀掩模来依次刻蚀栅极硬掩模材料、栅电极材料和栅极电介质材料而形成叠置结构；以及在叠置结构的两个侧壁上形成栅极间隔物24。
54.栅极电介质层21可以包括例如氧化硅、氮化硅、氮氧化硅或高k材料。栅电极22可以包括含硅材料或含金属材料。栅电极22可以包括例如多晶硅、钨、硅化钨、氮化钛、氮化钽、或它们的组合。栅电极22可以包括掺杂有杂质的多晶硅，即，掺杂多晶硅。杂质可以包括n型杂质或p型杂质。杂质可以包括硼、砷、或它们的组合。栅极硬掩模23可以包括电介质材料。栅极硬掩模23可以包括例如氮化硅。栅极间隔物24可以包括电介质材料。栅极间隔物24可以包括例如氮化硅。
55.然后，可以通过用杂质对栅极结构gst的两侧上的衬底11进行掺杂来形成源极/漏极区14。源极/漏极区14可以包括n型杂质或p型杂质。源极/漏极区14可以是掺杂有高含量杂质的区域。
56.如图5b所示，可以形成覆盖衬底11的上部(包括栅极结构gst)的层间电介质层25。层间电介质层25可以用作隔离层，该隔离层将相邻的栅极结构gst分隔开，将栅极结构gst和形成在与该栅极结构gst同一水平处的其他导电结构分隔开，以及将栅极结构gst和形成在该栅极结构gst的上部水平处的其他导电结构分隔开。
57.层间电介质层25可以包括低k材料。层间电介质层25可以包括例如选自氧化硅、氮化硅、或包括硅碳和硼的低k材料之中的一种。
58.如图5c所示，掩模图案26可以形成在层间电介质层25上。掩模图案26可以包括相对于层间电介质层25具有刻蚀选择性的材料。掩模图案26可以由光刻胶层形成。
59.然后，可以使用掩模图案26作为刻蚀掩模来刻蚀层间电介质层25。因此，可以形成穿透层间电介质层25并暴露源极/漏极区14的开口区27。
60.如图5d所示，可以通过对开口区27进行间隙填充来形成接触插塞，该接触插塞包括：多个碳化硅层28和形成在多个碳化硅层28上的金属材料层29。
61.多个碳化硅层28可以形成在由开口区27暴露的源极/漏极区14上。多个碳化硅层28可以在每层中具有不同的碳含量。图5d的多个碳化硅层28可以具有与图2a的配置相同的配置。
62.多个碳化硅层28中的每一个可以被形成为具有相同的厚度。在另一个实施例中，多个碳化硅层28中的每一个可以具有彼此不同的厚度。尽管多个碳化硅层28被示出为包括五个层，但本发明不限于此。
63.多个碳化硅层28中的硅(si)含量会随着该碳化硅层接近衬底11而增大，并且碳(c)含量会随着该碳化硅层接近金属材料层29而增大。即，在多个碳化硅层28之中，最靠近衬底11的碳化硅层28可以具有最高的硅含量，而最靠近金属材料层29的碳化硅层28可以具有最高的碳含量。
64.可以通过溅射工艺形成多个碳化硅层28，但本发明不限于此。溅射工艺可以通过以下之中的一种来执行：双靶、双材料靶、或双材料/双靶。双靶应用两种材料作为溅射靶，并且可以包括硅材料(si)和碳材料(c)。双材料靶应用单一材料作为溅射靶，但单一材料可以包含硅和碳两者。在双材料/双靶中，可以双重应用包括硅和碳两者的两种材料，并且在这种情况下，两种材料可以具有碳和硅的不同的组成比。根据实施例，可以通过改变功率、压力和叠置厚度来执行用于形成多个碳化硅层28的溅射工艺。
65.金属材料层29可以包括能够形成硅化物的金属材料。例如，金属材料层29可以包括形成硅化物的金属，诸如钛(ti)、钌(ru)、钼(mo)、钴(co)、镍(ni)、钽(ta)和镍铂(nipt)，但本发明不限于此。
66.如图5e所示，可以通过执行热处理而在衬底11与金属材料层29之间形成硅化物层30。
67.可以通过热处理而由图5d的碳化硅层28与金属材料层29中的金属之间的反应形成硅化物层30。硅化物层30可以包括金属硅化物。硅化物层30可以被应用以防止由形成接触插塞的金属材料层29与衬底11的直接接触引起的污染和深能级杂质问题。因此，由于可以将具有比硅低得多的电阻的金属用作接触材料，所以可以确保优良的接触特性，并且可以提高器件特性和可靠性。
68.硅化物层30中的碳含量可以随着该硅化物层接近衬底11而增大。硅化物层30中的碳含量可以在与衬底11的交界面处最高。硅化物层30中的碳含量可以在与金属材料层29的交界面处最低。
69.在与衬底11的交界面处，硅化物层30中的碳含量可以与硅化物层30中的金属含量相近。在与衬底11的交界面处，硅化物层30中的硅含量可以显著高于碳含量和金属含量(参考图1)。因此，可以在与衬底11的交界面处形成si-c键合，并且结果，可以确保半导体器件的热稳定性。
70.在与衬底11的交界面处，硅化物层30中的碳含量可以被调整为不高于金属含量。这种调整是为了防止形成非预期的材料层并且防止在硅化物层30中的碳含量高于金属含量时可能发生的电阻急剧增大。此外，即使在半导体工艺期间必不可少的高温热处理中，也可以抑制硅化物层30的过度生长。
71.在硅化物层30中，具有相近的碳含量和金属含量的部分的厚度可以被调整为小于具有比碳含量大的金属含量的部分的厚度。在硅化物层30中，具有比碳含量大的金属含量的部分的厚度与具有相近的碳含量和金属含量的部分的厚度的比率可以被调整为至少4:1或更大。在硅化物层30中，具有相近的碳含量与金属含量的部分的厚度的比率可以被调整为小于这是因为，当硅化物层30中具有相近的碳含量和金属含量的部分的厚度为
或更大时，可能难以注入掺杂剂。此外，因为在硅化物层30的大多数部分中的金属含量高于碳含量，所以可以保持硅化物层30的电阻改进效果。
72.尽管已经参考本发明的具体实施例示出和描述了本发明的技术特征，但是本领域的普通技术人员应当理解，在不脱离本公开的范围的情况下可以对其进行各种改变和修改。