集成电路及其形成方法与流程

1.本揭示文件是关于一种集成电路及其形成方法，特别是关于一种具有闸控电路的集成电路及其形成方法。


背景技术：

2.半导体集成电路(integrated circuit，ic)产业已经提供多种模拟以及数字装置来解决不同领域的问题。当集成电路变小且更复杂时，模拟以及数字装置的运作电压将会减少，进而影响数字装置的电压以及整体集成电路的表现。此外，模拟以及数字装置的功耗会因为电阻而增加。电源闸控是用来减少电路功耗的技术，透过关断集成电路内的电源供应来实现。


技术实现要素：

3.本揭示文件提供一种集成电路，集成电路包含闸控电路、首部开关电路、第一电源轨、第二电源轨以及第三电源轨。闸控电路用于在至少第一电压或第二电压下操作。首部开关电路耦接至闸控电路。第一电源轨位于晶圆的背面，第一电源轨沿着第一方向延伸，首部开关电路用于透过第一电源轨提供第一电压至闸控电路。第二电源轨位于晶圆的背面，第二电源轨沿着第一方向延伸，且在不同于第一方向的第二方向上与第一电源轨分开，第二电源轨用于提供第二电压至闸控电路，第二电压不同于第一电压。第三电源轨位于晶圆的正面，也就是与晶圆的背面相反的另一面，第三电源轨包含在第二方向延伸并在第一方向上分开的第一导体组，第一导体组中的每一个导体用于提供第三电压至首部开关电路。
4.本揭示文件还提供一种集成电路，集成电路包含第一电源轨、电源闸控电路、第二电源轨、第三电源轨以及第四电源轨。在一些实施例中，第一电源轨位于晶圆的背面，第一电源轨沿着第一方向延伸且用于提供第一电压。在一些实施例中，电源闸控电路耦接至第一电源轨，且用于提供第一电压至第一电源轨。在一些实施例中，第二电源轨位于晶圆的背面，第二电源轨沿着第一方向延伸，且在第一方向上以及不同于第一方向的第二方向上与第一电源轨分离，第二电源轨用于提供第二电压。在一些实施例中，第三电源轨位于晶圆的正面，即晶圆的背面的相反面，第三电源轨包含第一导体组，第一导体组沿着第二方向延伸，且第一导体组中的每一个导体在第一方向上彼此分离。在一些实施例中，第四电源轨位于晶圆的背面，第四电源轨沿着第一方向延伸，在第二方向上与第一电源轨分离，且在第一方向上与第二电源轨分离。在一些实施例中，第三电源轨与第四电源轨用于提供第三电压至电源闸控电路。
5.本揭示文件提供一种集成电路的形成方法，形成方法包含在晶圆的正面制造晶体管组，在与正面相对的晶圆背面制造第一通路组，在晶圆背面设置第一导电材料，进而形成透过第一通路组电性连接至晶体管组的第一电源轨组，在晶圆的正面制造第二通路组，并在晶圆正面设置第二导电材料，进而形成至少透过第二通路组电性连接至晶体管组的第二电源轨组。
附图说明
6.当结合随附附图阅读时，将自下文的详细描述最佳地理解本案的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。
7.图1a～1b为根据一些实施例所绘示的集成电路的方块图；
8.图2a～2g为根据一些实施例所绘示的集成电路的布局设计的附图；
9.图3a～3i为根据一些实施例所绘示的集成电路的附图；
10.图4a～4b为根据一些实施例所绘示的集成电路的附图；
11.图5a～5b为根据一些实施例所绘示的对应的集成电路的附图；
12.图6a～6d为根据一些实施例所绘示的集成电路的附图；
13.图7a～7b为根据一些实施例所绘示的集成电路的附图；
14.图8a～8b为根据一些实施例所绘示的集成电路的附图；
15.图9a～9b为根据一些实施例所绘示的集成电路的附图；
16.图10为根据一些实施例所绘示的集成电路的形成或形成方法的流程图；
17.图11为根据一些实施例所绘示的集成电路布局设计图的产生方法的流程图；
18.图12为根据一些实施例所绘示的集成电路装置的形成方法的功能流程图；
19.图13为根据一些实施例所绘示的设计集成电路布局以及制造集成电路的系统的示意图；以及
20.图14为根据本揭示文件的至少一实施例所绘示的集成电路制造系统以及与的相关的集成电路制造流程的方块图。
21.【符号说明】
22.100a,100b:集成电路
23.102a:首部开关电路
24.102b:尾部开关电路
25.104a,104b:闸控电源电路
26.106a,106b:非闸控电源电路
27.200:布局设计
28.200a～200g:部位
29.201a:单元边界
30.201a1:中心部位
31.201a2,201a3:部位
32.201b:高度
33.202:电源轨图案组
34.202a,202b,202c:电源轨图案
35.204:主动区图案组
36.204a～204f:主动区图案
37.206:接点图案组
38.206a～206d:接点图案
39.208:通路图案组
40.208a,208b:通路图案
41.210:通路上覆扩散(vd)图案组
42.210a:通路上覆扩散(vd)图案
43.212:导电特征图案组
44.212a～212j:导电特征图案
45.214:电源轨图案组
46.214a～214k:电源轨图案
47.216:栅极图案组
48.218:通路上覆栅极(vg)图案组
49.220:通路图案
50.250a,250b,250c:区域
51.252a,252b:区域
52.260:切割特征图案组
53.260a～260h:切割特征图案
54.300:集成电路
55.300a～300f:部位
56.301a:电源轨
57.302:电源轨组
58.302a,302b,302c:电源轨
59.304:主动区组
60.304a～304f:主动区
61.306:接点组
62.306a～306d:接点
63.308:通路组
64.308a,308b:通路
65.310:通路组
66.310a:通路
67.311:基板
68.312:导电特征组
69.312a～312j:导电特征
70.314:电源轨组
71.314a～314k:电源轨
72.316:栅极
73.317b,317c:开口
74.318:通路上覆栅极(vg)
75.320:通路组
76.320a:通路
77.321a:背面
78.321b:正面
79.350a,350b,350c:区域
80.352a,352b:区域
81.360a～360h:接点
82.400:集成电路
83.400a,400b:部位
84.402:电源轨
85.408:通路组
86.417a,417b:开口
87.421a:背面
88.421b:正面
89.500a,500b:集成电路
90.504a,504b,504c:主动区
91.520a:井
92.521b:正面
93.521bb:正面
94.530a:井
95.531a,531b:井
96.600:集成电路
97.600a,600b,600c:部位
98.606:接点组
99.606a～606d:接点
100.610:通路
101.620:通路
102.660a～660e:区域
103.700:集成电路
104.700a,700b:部位
105.702:电源轨
106.702a,702b:电源轨
107.708a,708b:通路
108.716:栅极
109.721a:背面
110.770:开口
111.800:集成电路
112.800a,800b:部位
113.808a:通路
114.900:集成电路
115.900a,900b:部位
116.902:电源轨
117.908:通路
118.1000:方法
119.1002,1004,1006,1008,1010:步骤
120.1012,1014,1016,1018:步骤
121.1100:方法
122.1102,1102,1104,1106:步骤
123.1200:方法
124.1202,1204,1206,1208,1210:步骤
125.1212,1214,1216,1218:步骤
126.1220:方法
127.1300:系统
128.1302:处理器
129.1304:计算机可读取储存媒体
130.1306:程序码
131.1308:总线
132.1310:输入/输出接口
133.1312:网络接口
134.1314:网络
135.1316:布局设计
136.1318:使用者界面
137.1320:制造单元
138.1400:制造系统
139.1420:设计厂
140.1422:集成电路设计布局
141.1430:遮罩厂
142.1432:遮罩数据准备
143.1434:遮罩制造
144.1440:集成电路制造厂
145.1442:半导体晶圆
146.1445:遮罩
147.1452:制造工具
148.1460:集成电路装置
149.1602:处理器
150.1700:系统
151.1734:遮罩制造
152.tvdd,tvss,vdd,vvdd,vvss:电压源
153.vss:参考电压源
154.w1:宽度
155.n1,n2:节点
156.gc:控制信号
157.p1:晶体管
158.a-a’:平面
具体实施方式
159.以下揭示内容提供许多不同实施例或示例，以便实施所提供的标的的不同特征。元件、材料、数值、步骤、排列或类似的具体示例在下文中进行描述，以简化本揭示文件。这些仅为示例，而非限制本揭示文件。其他元件、材料、数值、步骤、排列或相似的示例都在范围之中。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包括以直接接触形成第一特征与第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
160.此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。
161.根据一些实施例，集成电路包含耦接至闸控电路(gated circuit)的首部开关电路(header circuit)。在一些实施例中，闸控电路用于操控至少第一电压或第二电压。在一些实施例中，集成电路还包含第一电源轨、第二电源轨以及第三电源轨。
162.在一些实施例中，第一电源轨位于晶圆的背面，并且沿着第一方向延伸。在一些实施例中，首部开关电路用于透过位于晶圆背面的第一电源轨，提供第一电压至闸控电路。
163.在一些实施例中，第二电源轨位于晶圆的背面，沿着第一方向延伸，且在不同于第一方向的第二方向上与第一电源轨分开。在一些实施例中，第二电源轨用于提供第二电压至闸控电路。在一些实施例中，第二电压不同于第一电压。
164.在一些实施例中，第三电源轨位于晶圆的正面，亦即晶圆背面的相反面。在一些实施例中，第三电源轨包含沿着第二方向延伸的第一导体组。在一些实施例中，第一导体组中的每个导体在第一方向上与另一者分开。在一些实施例中，第一导体组中的每个导体用于从晶圆正面提供第三电压至首部开关电路。
165.在一些实施例中，第三电源轨与首部开关电路并联耦接，进而降低第三电源轨的电阻。在一些实施例中，第二电源轨与首部开关电路并联耦接，进而降低第二电源轨的电阻。
166.在一些实施例中，透过降低第二电源轨以及第三电源轨的电阻，与其他方法相比，降低了首部开关电路的功耗，进而提高首部开关电路的效率。
167.图1a为根据一些实施例所绘示的集成电路100a的方块图。
168.集成电路100a包含耦接至闸控电源电路104a的首部开关电路102a，以及非闸控电源电路106a。闸控电源电路104a用于接收来自首部开关电路102a的闸控电源(例如，vvdd)。非闸控电源电路106a用于接收来自第一电压源tvdd的非闸控电源(例如，tvdd)。
169.首部开关电路102a耦接至第一电压源tvdd的节点n1以及节点n2。首部开关电路
102a用于接收来自第一电压源tvdd的第一电压。在一些实施例中，第一电压源tvdd为位于集成电路100a外部的电压源，并被称为真实vdd(true vdd，tvdd)。在一些实施例中，第一电压源tvdd为位于集成电路100a内部的电压源。
170.首部开关电路102a用于接收控制信号gc。在一些实施例中，首部开关电路102a用于根据控制信号gc接通。在一些实施例中，首部开关电路102a用于接通，且用于提供第二电压至第二节点n2，并被称为虚拟电压源(virtual vdd，vvdd)或第二电压源vvdd。第一电压源tvdd的第一电压与第二电压源vvdd的第二电压相同。在一些实施例中，第一电压源tvdd的第一电压与第二电压源vvdd的第二电压不同。
171.首部开关电路102a用于，提供对应于控制信号gc的第二电压到至少闸控电源电路104a或节点n2。在一些实施例中，根据闸控电源电路104a的不同状态，首部开关电路102a用于接通，进而提供对应于控制信号gc的电力至闸控电源电路104a，或者，首部开关电路102a用于关断，进而对应于控制信号gc切断提供至闸控电源电路104a的电力。举例而言，当闸控电源电路104a处于睡眠模式或待机模式，首部开关电路102a用于关断，进而切断提供至闸控电源电路104a的电力。举例而言，当闸控电源电路104a处于活动模式，首部开关电路102a用于接通，进而提供电力至闸控电源电路104a。在一些实施例中，控制信号gc从电源管理控制电路(例如未示出的电源管理集成电路)接收。首部开关电路102a用于透过降低首部开关电路102a的功耗，来提高集成电路100a的效率。
172.首部开关电路102a包含p型金属氧化物半导体(p-type metal oxide semiconductor，pmos)晶体管p1。首部开关电路102a中的其他晶体管类型或晶体管数量都在本揭示文件中的预期范围内。pmos晶体管p1的栅极端用于接收控制信号gc。pmos晶体管p1的源极端耦接至第一电压源tvdd的节点n1。pmos晶体管p1的漏极端耦接至节点n2以及闸控电源电路104a。pmos晶体管p1用于根据控制信号gc，提供第二电压到至少闸控电源电路104a或节点n2。在一些实施例中，首部开关电路102a根据控制信号gc以及第一电压源tvdd的第一电压，进行接通或关断。
173.闸控电源电路104a耦接在第二电压源vvdd的节点n2以及第三电压源tvss的节点之间，第三电压源tvss用于提供第三电压。在一些实施例中，第三电压源tvss被称为“真实参考电压源”。闸控电源电路104a用于接收来自首部开关电路102a的闸控电源(例如，第二电压源vvdd)。闸控电源电路104a包含一或多个晶体管、集成电路、主动或被动装置或用于操作第二电压源vvdd的第二电压的逻辑电路。
174.非闸控电源电路106a耦接在第一电压源tvdd的节点n1以及第三电压源tvss的节点之间，第三电压源tvss用于提供第三电压。非闸控电源电路106a用于接收来自第一电压源tvdd的非闸控电源。非闸控电源电路106a包含一或多个晶体管、集成电路、主动或被动装置或用于操作第一电压源tvdd的第一电压的逻辑电路。
175.图1b为根据一些实施例所绘示的集成电路100b的方块图。
176.集成电路100b包含耦接至闸控电源电路104b的尾部开关电路(footer circuit)102b，以及非闸控电源电路106b。闸控电源电路104b用于接收来自尾部开关电路102b的闸控电源(例如，vvss)。非闸控电源电路106b相似于非闸控电源电路106a，且相似的描述不再赘述。
177.尾部开关电路102b耦接至第四电压源vvss(例如，虚拟供应参考电压vss)以及第
三电压源tvss的节点n2。尾部开关电路102b用于接收来自第三电压源tvss的第三电压。在一些实施例中，第三电压源tvss为位于集成电路100b外部的电压源，且被称为真实vss(true vss，tvss)。在一些实施例中，第三电压源tvss为位于集成电路100b内部的电压源。
178.尾部开关电路102b用于接收控制信号gc。在一些实施例中，尾部开关电路102b用于根据控制信号gc接通。在一些实施例中，尾部开关电路102b用于接通，且用于提供第四电压至第二节点n2，且被称为虚拟电源参考电压(virtual vss，vvss)。第四电压源vvss的第四电压与第三电压源tvss的第三电压相同。在一些实施例中，第四电压源vvss的第四电压与第三电压源tvss的第三电压不同。
179.尾部开关电路102b用于提供对应于控制信号gc的第四电压到至少闸控电源电路104b或节点n2。在一些实施例中，根据闸控电源电路104b的不同电源状态，尾部开关电路102b用于接通，进而提供对应于控制信号gc的电力至闸控电源电路104b，或者，尾部开关电路102b用于关断，进而对应于控制信号gc，切断提供至闸控电源电路104b的电力。举例而言，当闸控电源电路104b处于睡眠模式或是待机模式，尾部开关电路102b用于关断，进而切断提供至闸控电源电路104b的电力。举例而言，当闸控电源电路104b处于活动模式，尾部开关电路102b用于接通，进而提供电力至闸控电源电路104b。在一些实施例中，控制信号gc从电源管理控制电路(未示出)接收。尾部开关电路102b用于透过减少尾部开关电路102b的功耗，来提高集成电路100b的效率。
180.尾部开关电路102b包含n型金属氧化物半导体(n-type metal oxide semiconductor，nmos)晶体管nm1。尾部开关电路102b中的其他晶体管类型或晶体管数量都在本揭示文件中的预期范围内。nmos晶体管nm1的栅极端用于接收控制信号gc。nmos晶体管nm1的漏极端耦接至第四电压源vvss的节点n2以及闸控电源电路104b。nmos晶体管nm1的源极端耦接至第三电压源tvss。nmos晶体管nm1用于提供对应于控制信号gc的第三电压到至少闸控电源电路104b或节点n2。在一些实施例中，尾部开关电路102b根据控制信号gc以及第三电压源vvss的第三电压进行接通或关断。
181.在一些实施例中，至少图1a的首部开关电路102a或pmos晶体管p1以及图1b的尾部开关电路102b或nmos晶体管nm1包含一或多个纳米片晶体管、纳米线晶体管、鳍式场效晶体管、平面晶体管或其他相似的元件。首部开关电路102a以及尾部开关电路102b中的其他晶体管类型或晶体管数量都在本揭示文件中的预期范围内。在一些实施例中，至少首部开关电路102a或尾部开关电路102b包含一或多个二极管元件或耦接二极管的晶体管。在一些实施例中，至少首部开关电路102a或尾部开关电路102b包含一或多个可以表现出开关行为的元件或功能。
182.闸控电源电路104b耦接在第四电压源vvss的节点n2以及第一电压源tvdd的节点n1之间。闸控电源电路104b用于接收来自尾部开关电路102b的闸控电源(例如，第四电压电源vvss)。闸控电源电路104b包含一或多个晶体管、集成电路、主动或被动装置或用于在第一电压源vvss上操作的逻辑电路。
183.在一些实施例中，至少闸控电源电路104a或104b的逻辑电路包含与门(and)、或门(or)、与非门(nand)、或非门(nor)、异或门(xor)、非门(inv)、与-或-非门(and-or-invert(aoi))、或-与-非门(or-and-invert(oai))、多工器(mux)、正反器(flip-flop)、缓冲器(buff)、锁存器(latch)、延迟器(delay)、时脉单元(clock cells)或其他相似的元件。在一
些实施例中，记忆体单元包含静态随机存取记忆体(static random access memory，sram)、动态随机存取记忆体(dynamic random access memory，dram)、可变电阻式记忆体(resistive random access memory，rram)、磁阻式随机存取记忆体(magnetoresistive random access memory，mram)或只读记忆体(read only memory，rom)。在一些实施例中，一或多个主动或被动元件包含但不限于晶体管以及二极管。在一些实施例中，晶体管包含但不限于金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，mosfet)、互补式金属氧化物半导体(complementary metal oxide semiconductor，cmos)晶体管、双极性晶体管(bipolar junction transistor，bjt)、高电压晶体管、高频率晶体管、p型场效晶体管/n型场效晶体管(pfet/nfet)、鳍式场效晶体管(fin field effect transistor，finfet)以及提高源极/漏极的平面金属氧化物半导体晶体管，或其他类似的元件。被动元件的例子包含但不限于电容器、电感器、保险丝以及电阻器。
184.图2a～2g为根据一些实施例所绘示的集成电路的布局设计200的附图。布局设计200是图1a～1b中，首部开关电路102a或尾部开关电路102b的布局图。在一些实施例中，区域250a为可以用于制造电源开关的布局设计200，例如首部开关电路102a或尾部开关电路102b用于集成电路100a或100b。
185.图2a～2g为布局设计200的对应部位200a～200f的附图，为了便于说明而简化。
186.布局设计200为图3a～3i中的集成电路的布局图。
187.为了便于说明，图2a～2g中的一些标签元件没有标示在图2a～2g全部当中。在一些实施例中，布局设计200包含没有标示在图2a～2g中的附加元件。
188.部位200a包含布局设计200中的埋藏式电源(buried power，bp)层以及通路埋藏式电源(via buried power，vbp)层的一或多个特征。部位200b包含布局设计200中的氧化物扩散(oxide diffusion，od)层(例如，主动区)、金属上覆扩散(metal over diffusion，md)层以及通路上覆扩散(via over diffusion，vd)层的一或多个特征。部位200c包含布局设计200中的金属0(metal 0，m0)层以及通路上覆金属0(via over metal 0，v0)层的一或多个特征。部位200d包含布局设计200中的金属1(metal 1，m1)层的一或多个特征。部位200e包含布局设计200中的氧化物扩散(od)层、通路埋藏式电源(vbp)层、通路上覆扩散(vd)层、通路上覆栅极(via over gate，vg)层以及金属1(m1)层的一或多个特征。部位200f包含布局设计200中的氧化物扩散(od)层、金属上覆扩散(md)层、通路上覆扩散(vd)层以及金属0(m0)层的一或多个特征。部位200g包含布局设计200中的氧化物扩散(od)层、金属上覆扩散(md)层、多晶硅(poly)层、通路上覆扩散(vd)层、通路上覆栅极(vg)层以及埋藏式通路(buried via，bv)层的一或多个特征。
189.在一些实施例中，为了简洁起见，术语“氧化物扩散主动区”在下文中使用时，也称为“主动区”。
190.布局设计200可用于制造集成电路100a以及100b。布局设计200包含可用于制造首部开关电路102a或尾部开关电路102b的区域250a。布局设计200包含可用于制造闸控电源电路104a或104b的区域250b。布局设计200包含可用于制造闸控电源电路104a或104b的区域250c。
191.布局设计200具有环绕布局设计200的单元边界201a，单元边界201a沿着第一方向
x以及第二方向y延伸。布局设计200具有高度201b，沿着第二方向y的单元边界201a表示。在一些实施例中，第二方向y不同于第一方向x。在一些实施例中，布局设计200沿着单元边界201a的x方向或y方向邻接于其他单元布局设计(未示出)。
192.布局设计200包含一或多个电源轨图案202a、202b或202c，沿着第一方向x延伸，且位于第一布局层上。在一些实施例中，为了简洁起见，术语“布局图案(layout pattern)”在下文中使用时，也称为“图案(pattern)”。
193.一或多个电源轨图案202a、202b或202c统称为“电源轨图案组202”。在一些实施例中，第一布局层对应到布局设计200(图2a～2g)或集成电路300～900的一或多个埋藏式电源(bp)层。
194.电源轨图案组202可用于制造集成电路300(图3a～3i)的对应电源轨组302。在一些实施例中，电源轨组302位于集成电路300的背面321a。在一些实施例中，电源轨图案组202的电源轨图案202a、202b、202c可用于制造集成电路300的电源轨组302的对应电源轨302a、302b、302c。
195.在一些实施例中，电源轨图案组202中的至少电源轨图案202a、202b或202c沿着布局设计200的对应单元边界201a配置。其他配置、在其他布局层上的排列或电源轨图案组202的图案数量都在本揭示文件的范围内。在一些实施例中，其他配置、在其他布局层上的排列或电源轨图案组202的图案数量将在以下进行讨论，并搭配图4a、7a以及9a的电源轨402、702以及902以供参考。
196.在一些实施例中，电源轨图案202b以及202c位于单元边界201a沿着第一方向(例如，x方向)的相反面。在一些实施例中，电源轨图案202b以及202c在第一方向x上互相分离。在一些实施例中，电源轨图案202b以及202c为一个电源轨图案组。在一些实施例中，电源轨图案202c位于沿着单元边界201a的部位200a的相反面。
197.在一些实施例中，单元边界201a具有i型的形状。在一些实施例中，单元边界201a包含中心部位201a1、部位201a2以及部位201a3。中心部位201a1耦接至部位201a2以及201a3。中心部位201a1的第一端耦接至部位201a2，且中心部位201a1的第二端耦接至部位201a3。单元边界201a的其他形状均在本揭示文件的范围内。
198.在一些实施例中，其他配置、其他布局层的排列或电源轨图案组202中的图案数量均在本揭示文件的范围。举例而言，参照下文的图4a的电源轨402、图7a的电源轨702以及图9a的电源轨902，将于下文针对一或多个额外的电源轨图案进行详细的讨论。
199.布局设计200进一步包含一或多个沿着第一方向x延伸的主动区图案204a、204b、204c、204d、204e以及204f(统称为“主动区图案组204”)。主动区图案组204在第二方向y上彼此分离。主动区图案组204可用于制造集成电路300中对应的主动区组304(图3a-3i)。在一些实施例中，主动区图案组204的主动区图案204a、204b、204c、204d、204e以及204f可用于制造集成电路300中的主动区组304(图3a-3i)中对应的主动区304a、304b、304c、304d、304e以及304f。
200.在一些实施例中，主动区图案组204被称为氧化物扩散(od)区，定义了至少集成电路300(图3a～3i)的源极扩散区或漏极扩散区。
201.在一些实施例中，主动区图案组204的主动区图案204a、204b、204c以及204d的其中的一或多者可以用于制造集成电路300的pmos晶体管的源极区以及漏极区，且主动区图
案组204的主动区图案204e以及204f可以用于制造集成电路300的nmos晶体管的源极区以及漏极区。在一些实施例中，主动区图案组204的主动区图案204a、204b、204c以及204d的其中的一或多者可以用于制造集成电路300的nmos晶体管的源极区以及漏极区，且主动区图案组204的主动区图案204e以及204f可以用于制造集成电路300的pmos晶体管的源极区以及漏极区。
202.主动区图案204e以及204b在区域252a中的第一方向x上彼此分离。主动区图案204f以及204c在区域252a中的第一方向x上彼此分离。在区域252b中，主动区图案204b以及204c在第一方向x上与其他主动区(未示出，邻近于区域252b)分离。
203.在一些实施例中，主动区图案组204位于第二布局层。在一些实施例中，第二布局层位于第一布局层之上。在一些实施例中，第二布局层对应于布局设计200或集成电路300(图3a～3i)的其中的一或多者的主动层或氧化物扩散(od)层。在一些实施例中，埋藏式电源(bp或bs)层位于氧化物扩散(od)层之下。
204.在一些实施例中，其他配置、其他布局层的排列或主动区图案组204中的图案数量都在本揭示文件的范围内。在一些实施例中，可能存在较多或较少的主动区图案，例如在图5b中的主动区504a、504b以及504c。
205.布局设计200进一步包含一或多个沿着第二方向y延伸的接点图案206a、206b、206c或206d(统称为“接点图案组206”)。接点图案组206的每个接点图案与相邻的接点图案组206的接点图案在第一方向x上分离。在一些实施例中，接点图案206a以及206b沿着主动区图案204a、204b、204c以及204d交替配置，其中接点图案206b表示于通路上覆扩散(vd)图案210a之下。在一些实施例中，接点图案206c以及206b沿着主动区图案204e以及204f交替配置，其中至少一个接点图案206d表示于通路上覆扩散(vd)图案210a之下。
206.接点图案组206可以用于制造集成电路300的对应的接点组306(图3a～3i)。在一些实施例中，接点图案组206的接点图案206a、206b、206c或206d可以用于制造接点组306组的对应的接点306a、306b、306c或306d。在一些实施例中，接点图案组206也被称为金属上覆扩散(md)图案组。
207.在一些实施例中，接点图案组206的接点图案206a或206b的至少其中之一可以用于制造集成电路300的pmos晶体管或nmos晶体管的其中之一的源极端以及漏极端，且接点图案组206的接点图案206c或206d的至少其中之一可以用于制造集成电路300的pmos晶体管或nmos晶体管的其中之一的源极端以及漏极端。
208.在一些实施例中，接点图案组206重叠于主动区图案组204之上。在一些实施例中，至少接点图案206a或206b位于主动区图案204a、204b、204c或204d之上。在一些实施例中，至少接点图案206c或206d位于主动区图案204e、204f之上。在一些实施例中，接点图案206a或206b从第一方向x上的下方单元边界201a，沿着第二方向y延伸到第一方向x上的上方单元边界201a。因此，在一些实施例中，接点图案206a以及206b延伸越过所有的主动区图案204a、204b、204c或204d。
209.在一些实施例中，接点图案组206位于第三布局层。在一些实施例中，第三布局层不同于第一布局层以及第二布局层。在一些实施例中，第三布局层位于第一布局层以及第二布局层之上。在一些实施例中，第三布局层的第一部位位于第一布局层以及第二布局层之上，且第三布局层的第二部位位于第一布局层以及第二布局层之下。在一些实施例中，第
三布局层对应于集成电路300(图3a～3i)或布局设计200的其中的一或多者的接点层或金属上扩散(md)层。
210.在一些实施例中，布局设计200进一步包含切割特征图案组260。
211.切割特征图案组260沿着第一方向x延伸。切割特征图案组260包含至少切割特征图案260a、260b、260c、260d、260e、260f、260g或260h。在一些实施例中，切割特征图案组260的每个切割特征图案260a、260b、260c、260d、260e、260f、260g或260h在第二方向y上与相邻的切割特征图案分离。切割特征图案组260位于第三布局层。
212.在一些实施例中，切割特征图案组260重叠于接点图案组206的至少一部分图案之上。在一些实施例中，切割特征图案组260重叠于布局设计200的其他布局层(例如，主动层、金属上扩散(md)层、埋藏式电源(bp)层或其他类似者)的其他底层布局图案之上(未示出)。
213.在一些实施例中，切割特征图案260a、260b、260c、260d、260e、260f、260g或260h确立了对应的接点360a、360b、360c、360d、360e、360f、360g或360h的对应部位的对应位置，对应的接点360a、360b、360c、360d、360e、360f、360g或360h会在方法1100(图11)的步骤1106中被移除。
214.切割特征图案260c、260d、260e在第一方向x上与切割特征图案260f、260g、260h分离。
215.切割特征图案260a以及260b重叠于接点图案206a、206b、206c、206d之上。在区域250a中，切割特征图案260c、260d、260e、260f、260g以及260h没有重叠于接点图案206a、206b、206c、206d之上。
216.在区域250b中，每个切割特征图案260a、260b、260c、260d、260e重叠于接点图案206c、206d之上。在区域250c中，每个切割特征图案260a、260b、260f、260g、260h重叠于接点图案206c、206d之上。
217.在图2b中所示的切割特征图案260e包含在第一方向x上彼此分离的多个部位。在一些实施例中，切割特征图案260e包含单一个图案。在一些实施例中，切割特征图案260a、260b、260c、260d、260e、260f、260g或260h的当中的一或多者包含在第一方向x上彼此分离的多个部位。
218.其他配置或切割特征图案组260的图案数量都在本揭示文件的范围内。
219.在一些实施例中，其他配置、其他布局层上的排列或切割特征图案组260的图案数量都在本揭示文件的范围内。
220.布局设计200进一步包含一或多个通路图案208a或208b(统称“通路图案组208”)。通路图案组208可以用于制造一组对应的通路308(图3a～3i)。在一些实施例中，通路图案组208的通路图案208a或208b可以用于制造对应的集成电路300的通路组308(图3a～3i)的通路308a或308b。
221.在一些实施例中，通路图案组208位于电源轨图案组202以及主动区图案组204之间。
222.在一些实施例中，通路图案组208位于集成电路300(图3a～3i)或布局设计200(图2a～2g)的其中的一或多者的通路埋藏式电源(vbp)层。在一些实施例中，通路埋藏式电源(vbp)层位于埋藏式电源(bp)层以及至少氧化物扩散(od)层或金属上覆扩散(md)层之间。在一些实施例中，通路埋藏式电源(vbp)层位于第一布局层以及至少第二布局层或第三布
局层之间。其他布局层都在本揭示文件的范围内。
223.在一些实施例中，通路图案208a位于电源轨图案202a以及主动区图案204a、204b、204c以及204d之间。通路图案208b位于电源轨图案202b以及主动区图案204f之间。在一些实施例中，通路图案208b位于电源轨图案202b以及主动区图案204e之间。在一些实施例中，通路图案组208的至少一个通路图案不包含在布局设计200中。
224.在一些实施例中，其他配置、其他布局层的排列或通路图案组208的图案数量都在本揭示文件的范围内。
225.在一些实施例中，布局设计200进一步包含一或多个栅极图案(示于第5a～5b、7b、8b、9b以及10b图)。为了图示的清楚以及关于布局设计200的讨论的简洁，沿着第二方向y延伸的栅极图案(示于图5b，且统称为栅极图案组216)未示于布局设计200中。栅极图案组216的每个栅极图案在第一方向x上与一个相邻的栅极图案组216的栅极图案分离一个第一间距(未示出)。
226.在一些实施例中，栅极图案组216可以用于制造集成电路300的对应的栅极组。在一些实施例中，栅极图案组216的栅极图案可以用于制造集成电路300的对应的栅极。
227.在一些实施例中，栅极图案组216位于电源轨图案组202以及主动区图案组204之上。栅极图案组216位于不同于第一布局层以及第二布局层的第四布局层(poly)。在一些实施例中，第四布局层与第三布局层相同。在一些实施例中，第四布局层与第三布局层不同。
228.在一些实施例中，其他配置、其他布局层上的排列或栅极图案组216的图案数量都在本揭示文件的范围内。
229.布局设计200进一步包含沿着第一方向x延伸且位于第五布局层的一或多个导电特征图案212a、212b、212c、212d、212e、212f、212g、212h、212i以及212j(统称为导电特征图案组212)。在一些实施例中，第五布局层与第一布局层、第二布局层、第三布局层以及第四布局层不同。在一些实施例中，第五布局层对应于集成电路300或布局设计200(第2a～2g或3a～3i图)的其中的一或多者的金属0(m0)层。
230.在一些实施例中，金属0(m0)层位于氧化物扩散(od)层、埋藏式电源(bp)层、金属上覆扩散(md)层以及多晶硅(poly)层之上。
231.在一些实施例中，导电特征图案组212可以用于制造集成电路300的对应的导电特征组312(图3a～3i)。导电特征图案212a、212b、212c、212d、212e、212f、212g、212h、212i以及212j可以用于制造对应的导电特征312a、312b、312c、312d、312e、312f、312g、312h、312i以及312j(图3a～3i)。
232.导电特征图案组212重叠于电源轨图案组202的至少一个电源轨图案之上。
233.在一些实施例中，导电特征图案组212的至少导电特征图案212a、212e、212f或212j在第二方向y上具有一宽度w1。其他导电特征图案组212的宽度都在本揭示文件的范围内。在一些实施例中，导电特征图案组212的至少一导电特征图案在第二方向y上有不同于宽度w1的宽度。
234.在一些实施例中，导电特征图案组212的导电特征图案212a、212b、212c、212d、212e、212f、212g、212h、212i以及212j在布局设计200中对应到10个金属0(m0)布线轨迹。其他金属0(m0)布线轨迹的数量都在本揭示文件的范围内。
235.在一些实施例中，其他配置、其他布局层上的排列或导电特征图案组212的图案数
量都在本揭示文件的范围内。在一些实施例中，其他配置、其他布局层上的排列或布局设计200的图案数量都在本揭示文件的范围内。
236.在一些实施例中，导电特征图案组212为位于金属0(m0)层、金属1(m1)层或其他相似于集成电路300或布局设计200的正面的上金属层轨迹。在一些实施例中，与其他方法相比，电源轨图案组202或电源轨图案214的一部分从集成电路300或布局设计200的正面被移至集成电路300或布局设计200的背面。在一些实施例中，将电源轨图案组202从集成电路300或布局设计200的正面移至集成电路300或布局设计200的背面，导致集成电路300或布局设计200少使用至少一个上金属层轨迹(包含导电特征图案组212)，与其他方法相比，造成了一个在集成电路300或布局设计200的正面和背面之间具有平行电源布线的电路设计。
237.在一些实施例中，因为导电特征图案组212的至少一个上金属层轨迹的减少，导致导电特征图案组212的一或多个导电特征图案的宽度增加，产生了与其他方法相比，具有较佳的电流电阻(current resistance，ir)的集成电路300或布局设计200。在一些实施例中，透过利用本揭示文件的电源轨图案组202，与其他方法相比，可以提高栅极图案组216的栅极密度。在一些实施例中，透过利用本揭示文件的至少电源轨图案组202，与其他方法相比，可以增加集成电路300或布局设计200的布线弹性以及布线资源。
238.布局设计200进一步包含位于布局设计200正面的电源轨图案组214。在一些实施例中，电源轨图案组214包含沿着第二方向y延伸，且位于第六布局层的电源轨图案214a、214b、214c、214d、214e、214f、214g、214h、214i、214j以及214k(统称为电源轨图案组214)。在一些实施例中，第六布局层与第一布局层、第二布局层、第三布局层、第四布局层以及第五布局层不同。在一些实施例中，第六布局层对应于集成电路300或布局设计200(第2a～2g或3a～3i图)的其中之一或多者的金属1(m1)层。
239.在一些实施例中，金属1(m1)层位于氧化物扩散(od)层、埋藏式电源(bp)层、金属上覆扩散(md)层、多晶硅(poly)层以及金属0(m0)层之上。
240.在一些实施例中，电源轨图案组214可以用于制造集成电路300的对应的电源轨314(图3a～3i)。电源轨图案214a、214b、214c、214d、214e、214f、214g、214h、214i、214j以及214k可以用于制造对应的电源轨314a、314b、314c、314d、314e、314f、314g、314h、314i、314j以及314k(图3a～3i)。
241.在一些实施例中，电源轨图案组214重叠于电源轨图案组202的至少一电源轨图案、至少一主动区图案204、至少一导电特征图案组212以及至少一接点图案组206的接点图案之上。在一些实施例中，电源轨图案组214重叠于布局设计200的其他布局层的其他底层图案之上(为了方便绘示而未示出)。举例而言，为了方便绘示，部位200d只示出位于电源轨图案组214之下的通路图案220。
242.在一些实施例中，电源轨图案组214的电源轨图案214a、214b、214c、214d、214e、214f、214g、214h、214i、214j以及214k对应于布局设计200中的11个金属1(m1)布线轨迹。金属1(m1)的其他数量都在本揭示文件的范围内。
243.在一些实施例中，其他配置、其他布局层排列或电源轨图案组214的图案数量都在本揭示文件的范围内。在一些实施例中，其他配置、其他布局层排列或布局设计200中的图案数量都在本揭示文件的范围内。
244.在一些实施例中，电源轨图案组214为位于金属1(m1)层或相似于集成电路300或
布局设计200的正面321b之上的金属层轨迹。
245.布局设计200进一步包含一或多个通路上覆栅极(vg)218(统称通路上覆栅极(vg)图案组218)。通路上覆栅极(vg)图案组218可以用于制造一个对应的通路上覆栅极(vg)组(图2a～2g)。在一些实施例中，通路上覆栅极(vg)图案218可以用于制造集成电路300的对应通路上覆栅极(vg)318(图3a～3i)。
246.在一些实施例中，通路上覆栅极(vg)图案218位于栅极图案组216以及导电特征图案组212之间。在一些实施例中，通路上覆栅极(vg)图案组218位于布局设计200(图2a～2g)或集成电路300(图3a～3i)的其中的一或多者的通路上覆栅极(vg)层。在一些实施例中，通路上覆栅极(vg)层位于栅极层以及至少金属0(m0)层或金属1(m1)层之间。在一些实施例中，通路上覆栅极(vg)层位于第四布局层以及至少第五布局层或第六布局层之间。其他布局层都在本揭示文件的范围内。
247.在一些实施例中，通路上覆栅极(vg)图案218位于栅极图案216以及导电特征图案212a以及212i之间。
248.在一些实施例中，其他配置、其他布局层排列或通路上覆栅极(vg)图案218中的图案数量都在本揭示文件的范围内。
249.布局设计200进一步包含一或多个通路上覆扩散(vd)图案210(统称为通路上覆扩散(vd)图案组210)。通路上覆扩散(vd)图案组210可以用于制造对应的通路上覆扩散(vd)组(图2a～2g)。在一些实施例中，通路上覆扩散(vd)图案组210可以用于制造集成电路300的对应的通路上覆扩散(vd)组310(图3a～3i)。
250.在一些实施例中，通路上覆扩散(vd)图案组210位于接点图案组206以及导电特征图案组212之间。在一些实施例中，通路上覆扩散(vd)图案组210位于布局设计200(图2a～2g)或集成电路300(图3a～3i)的其中的一或多者的金属上覆扩散(md)层以及金属0(m0)层之间。在一些实施例中，通路上覆扩散(vd)层位于金属上覆扩散(md)层以及至少金属0(m0)层之间。在一些实施例中，通路上覆扩散(vd)层位于第三布局层以及至少第五布局层之间。其他布局层都在本揭示文件的范围内。
251.在一些实施例中，通路图案210位于接点图案206以及导电特征图案212b、212d、212g以及212j之间。在一些实施例中，通路图案组210的至少一个通路图案不包含在布局设计200中。在一些实施例中，其他配置、其他布局层排列或通路图案组210的图案数量都在本揭示文件的范围内。
252.图3a～3i为根据一些实施例所绘示的集成电路300的附图。
253.图3a为根据一些实施例所绘示的集成电路300的俯视图。图3b为根据一些实施例所绘示的集成电路300与a-a’平面相交的横截面图。图3c为根据一些实施例所绘示的集成电路300与b-b’平面相交的横截面图。图3d为根据一些实施例所绘示的集成电路300与c-c’平面相交的横截面图。针对相似于图2a～2g中的一或多个元件的元件，给定相同的标号，且省略其相似的详细描述。
254.图3e～3i为根据图2a～2c、2e以及2g的布局设计200的对应部位200a、200b、200c、200e以及200g所制造的集成电路300的对应部位300a、300b、300c、300e以及300f的附图，为了便于说明而简化。图3a为集成电路300且包含部位300a、300b、300c以及300d的附图，为了便于说明而简化。
255.在一些实施例中，集成电路300是根据布局设计200所制造。集成电路300的结构关系(包含校准、长度以及宽度)、配置以及层次相似于图2a～2g的布局设计200的结构关系、配置以及层次，且为简洁起见，相似的详细描述将不会在至少图3a～3i中描述。
256.在一些实施例中，集成电路300包含至少电源轨组302、主动区组304、接点组306、通路组308、通路组310、导电特征组312、电源轨组314、通路组320或栅极组716。
257.在一些实施例中，电源轨组302包含电源轨302a、302b或302c的其中的一或多者。在一些实施例中，电源轨组302用于提供电压源vdd的第一电压以及参考电压源vss的第二电压至集成电路(例如，集成电路300)。在一些实施例中，第一电压与第二电压不同。在一些实施例中，区域350a为首部开关电路，电源轨组302用于提供电压源vvdd的电压以及参考电压源vss的电压至集成电路，例如至少区域350b以及区域350c。在一些实施例中，区域350a为尾部开关电路，电源轨组302用于提供电压源vvss的电压以及参考电压源tvss的电压至集成电路，例如至少区域350b和区域350c。
258.在一些实施例中，电源轨302a用于提供电压源vdd的电压，且电源轨302b用于提供参考电压源vss的电压。在一些实施例中，电源轨302a用于提供参考电压源vss的电压，且电源轨302b用于提供电压源vdd的电压。在一些实施例中，电源轨组302用于提供电源至主动区组304。
259.在一些实施例中，电源轨302a用于提供电压源vvss的电压，且电源轨302b用于提供电压源vdd的电压。在一些实施例中，电源轨302a用于提供参考电压源tvss的电压，且电源轨302b用于提供电压源vvss的电压。
260.电源轨组302位于集成电路300的基板311的背面321a。主动区304位于集成电路300的基板311的正面321b。在一些实施例中，在第三方向z上，集成电路300的正面321b为集成电路300的背面321a的相反面。在一些实施例中，透过将电源轨组302设置于集成电路300的背面321a，导致集成电路300具有较低的电阻，因为连接至集成电路300的电源以平行于电源轨组314的方式布线。
261.电源轨302a具有与电源轨图案202a相同的结构特征以及形状，因此省略相似的描述。在一些实施例中，电源轨302a具有i状的形状。电源轨302a进一步包含开口317b，其中电源轨302b位于开口317b内。电源轨302b进一步包含开口317c，其中电源轨302c位于开口317c内。开口317b将电源轨302b以及电源轨302a分离，且开口317c将电源轨302c以及电源轨302a分离。在一些实施例中，至少开口317b或317c包含绝缘材料或介电质，使得电源轨302a、302b、302c彼此电性隔离。
262.其他配置、其他布局层排列或电源轨组302的结构数量，都在本揭示文件的范围内。
263.在一些实施例中，主动区组304包含位于基板311的主动区304a、304b、304c、304d、304e以及304f的其中的一或多者。在一些实施例中，主动区组304对应到平面晶体管的平面结构(未示出)。在一些实施例中，主动区组304对应到鳍式场效晶体管(finfets)的鳍式结构(未示出)。在一些实施例中，主动区组304对应到纳米片晶体管的纳米片结构(未示出)。在一些实施例中，主动区组304对应到纳米线晶体管的纳米线结构(未示出)。在一些实施例中，主动区组304包含磊晶成长制程的漏极区以及源极区。在一些实施例中，主动区组304包含对应于漏极区以及源极区，使用磊晶材料成长的漏极区以及源极区。
264.在一些实施例中，主动区组304的主动区304e以及304f对应到集成电路300、400、600、700、800以及900的闸控电源电路104a、闸控电源电路104b的晶体管的漏极区以及源极区。在一些实施例中，在区域350b以及350c的主动区304a和304b的部位对应到集成电路300、400、600、700、800以及900的闸控电源电路104a、闸控电源电路104b的晶体管的漏极区以及源极区。在一些实施例中，在区域350a的主动区304a以及304b的部位对应到集成电路300、400、600、700、800以及900的尾部开关电路102b或首部开关电路102a的晶体管的漏极区以及源极区。
265.在一些实施例中，主动区组304的主动区304e以及304f对应到集成电路300、400、600、700、800以及900的nmos晶体管的漏极区以及源极区，且主动区组304的主动区304a、304b、304c、304d对应到集成电路300、400、600、700、800以及900的pmos晶体管的漏极区以及源极区。
266.在一些实施例中，主动区组304的主动区304e以及304f对应到集成电路300、400、600、700、800以及900的pmos晶体管的漏极区以及源极区，且主动区组304的主动区304a、304b、304c、304d对应到集成电路300、400、600、700、800以及900的nmos晶体管的漏极区以及源极区。
267.主动区304e以及304b在区域352a中的第一方向x上彼此分离。主动区304f以及304c在区域352a中的第一方向x上彼此分离。在区域352b中，主动区图案204b以及204c在第一方向x上与其他主动区(未示出，但与区域352b相邻)分离。
268.在一些实施例中，主动区组304位于电源轨组302之上。其他配置、布局层上的排列或主动区组304中的结构数量，都在本揭示文件的范围内。
269.在一些实施例中，接点组306包含接点306a、306b、306c或306d的其中的一或多者。
270.在一些实施例中，接点306c以及306d对应到集成电路300、400、600、700、800以及900的闸控电源电路104a、闸控电源电路104b的晶体管的漏极区以及源极区的接点。在一些实施例中，接点306a以及306b对应到集成电路300、400、600、700、800以及900的首部开关电路102a或尾部开关电路102b的晶体管的漏极区以及源极区。在一些实施例中，接点306a以及306b沿着第二方向y连续地延伸，进而电性耦接至主动区304a、304b、304c以及304d的部位中的晶体管的漏极区以及源极区，其中主动区304a、304b、304c以及304d平行地被对应的接点重叠。
271.举例而言，在一些实施例中，每个接点306a沿着第二方向y连续地延伸，进而电性耦接至主动区304a、304b、304c以及304d中的每一个晶体管的漏极区，其中主动区304a、304b、304c以及304d平行地被接点306a重叠(例如，沿着第二方向y的行)。举例而言，在一些实施例中，每个接点306b沿着第二方向y连续地延伸，进而电性耦接至主动区304a、304b、304c以及304d中的每一个晶体管的漏极区，其中主动区304a、304b、304c以及304d平行地被接点306b重叠(例如，沿着第二方向y的行)。
272.在一些实施例中，接点组306中的接点306a、306b、306c或306d的至少其中之一对应到集成电路300、400、600、700、800以及900的nmos晶体管的源极端以及漏极端。在一些实施例中，接点组306中的接点306a、306b、306c或306d的至少其中之一对应到集成电路300、400、600、700、800以及900的pmos晶体管的源极端以及漏极端。
273.在一些实施例中，接点组306位于主动区组304以及电源轨组302之上。在一些实施
例中，接点组306包覆主动区组304。在一些实施例中，接点组306的第一部位位于主动区组304之上，且接点组306的第二部位位于主动区组304之下。
274.在一些实施例中，其他配置、其他布局层的排列或接点组306中的接点数量，都在本揭示文件的范围内。
275.在一些实施例中，通路组308包含通路308a或308b的其中的一或多者。在一些实施例中，通路组308位于电源轨组302以及主动区组304之间。在一些实施例中，通路组308位于电源轨组302以及接点组306之间。
276.电源轨301a透过基板311的背面321a的通路308a电性耦接至每个主动区304a、304b、304c以及304d。在一些实施例中，通过透过通路308a电性耦接至每一个主动区304a、304b、304c以及304d，电源轨301a用于透过基板311的背面321a的通路308a平行耦接至每个主动区304a、304b、304c以及304d的漏极区，进而降低电源轨背面的电阻且增加集成电路300的首部开关电路或尾部开关电路的效率。在一些实施例中，通路308a位于电源轨302a以及主动区304a之间，且进而在基板311的背面321a提供电源轨组302以及主动区304a之间的电性连接。在一些实施例中，通路308a位于电源轨302a以及主动区304b之间，且进而在基板311背面321a提供电源轨302a以及主动区304b之间的电性连接。在一些实施例中，通路308a位于电源轨302a以及主动区304c之间，且进而在基板311背面321a提供电源轨302a以及主动区304c之间的电性连接。在一些实施例中，通路308a位于电源轨302a以及主动区304d之间，且进而在基板311背面321a提供电源轨302a以及主动区304d之间的电性连接。在一些实施例中，通路308a位于电源轨302a以及接点306a之间，且进而提供电源轨302a以及至少接点306a或主动区304a之间的电性连接。
277.在一些实施例中，通路308b位于电源轨302b以及主动区304f之间，且进而提供电源轨302b以及主动区304f之间的电性连接。在一些实施例中，通路308b位于电源轨302b以及接点306c之间，且进而提供电源轨302b以及至少接点306c或主动区304f之间的电性连接。
278.在一些实施例中，通路组308中的至少一个通路不包含在集成电路300中。其他配置、其他布局层的排列或通路组308的通路数量，都在本揭示文件的范围内。
279.在一些实施例中，通路组310包含一或多个通路310a。通路组310位于接点组306以及导电特征组312之间。
280.在一些实施例中，每个通路310a位于接点306b以及导电特征组312之间。在一些实施例中，每个接点306b被5个通路310a重叠。其他重叠通路的数量都在本揭示文件的范围内。通路310a位于沿着第一方向x排列的列。在一些实施例中，列的数量不等于5。在一些实施例中，通路310a位于接点306b以及导电特征组312的一或多个导电特征之间，且进而提供接点306b以及导电特征组312的一或多个导电特征之间的电性连接。在一些实施例中，通路310a位于接点306b以及一或多个导电特征组312之间，且进而提供接点306d以及一或多个导电特征组312之间的电性连接。
281.在一些实施例中，通路组310的至少一个通路不包含在集成电路300中。其他配置、其他布局层的排列或通路组310的通路数量，都在本揭示文件内。
282.在一些实施例中，主动区组304、接点组306、导电特征组312以及通路组310之间的一或多个其他电性连接，都在本揭示文件的范围内。
283.在一些实施例中，栅极组316包含一或多个栅极316a。在一些实施例中，栅极组316的至少一部分栅极316a对应到集成电路300、400、600、700、800以及900的nmos晶体管的栅极，且栅极组316的至少一部分栅极316a对应到集成电路300、400、600、700、800以及900的pmos晶体管的栅极。栅极组316位于电源轨组302以及主动区组304之上。
284.在一些实施例中，其他配置、其他布局层的排列或栅极组316的栅极数量，都在本揭示文件的范围内。
285.在一些实施例中，导电特征组312包含导电特征312a、312b、312c、312d、312e、312f、312g、312h、312i或312j的其中的一或多者。
286.在一些实施例中，导电特征组312重叠于电源轨组302的至少一个电源轨之上。在一些实施例中，导电特征组312重叠于接点组306以及栅极组716之上。在一些实施例中，导电特征组312重叠于集成电路300、400、600、700、800以及900的其他布局层的其他下层特征之上。举例而言，为了方便说明，在集成电路300中，示出了通路(例如通路上覆扩散(vd)组310、通路上覆栅极(vg)318以及通路320)位于导电特征组312以及至少栅极组316或接点组306之间。
287.每个导电特征312b、312d、312f、312h或312j透过通路组310的对应列电性耦接至接点306b的每个行，进而进一步电性耦接至位于区域350a中的主动区304a、304b、304c以及304d中的晶体管的源极区。举例而言，导电特征312b透过通路组310的列1电性耦接至接点306b的每个行，进而进一步电性耦接至主动区304a中的晶体管的源极区。在一些实施例中，区域350a中的每个晶体管皆以平行于彼此的方向耦接且具有对应于首部开关电路102a或尾部开关电路102b的等效晶体管。
288.在一些实施例中，导电特征组312的至少导电特征312a、312e、312f或312j在第二方向y上具有宽度w1。导电特征组312的其他宽度都在本揭示文件的范围内。在一些实施例中，导电特征组312的至少一导电特征在第二方向上具有不同于宽度w1的宽度。
289.在一些实施例中，其他配置、其他布局层排列或导电特征组312中的导电特征数量，都在本揭示文件的范围内。
290.在一些实施例中，通路组320包含一或多个通路320a。通路组320位于电源轨组314以及导电特征组312之间。
291.在一些实施例中，每个通路320a位于电源轨组314的电源轨以及导电特征组312之间。
292.在一些实施例中，每个导电特征312b、312d、312f、312h以及312j被5个通路320a重叠。其他重叠通路的数量都在本揭示文件的范围内。通路320a位于沿着第一方向x排列的列。在一些实施例中，列的数量为5。在一些实施例中，列的数量不等于5。在一些实施例中，通路320a位于导电特征312b以及电源轨组314的一或多个电源轨之间，且进而在导电特征312b以及电源轨组314的一或多个电源轨之间提供电性连接。
293.在一些实施例中，电源轨组314包含电源轨314a、314b、314d、314e、314f、314g、314h、314i、314j或314k的其中的一或多者。
294.在一些实施例中，电源轨组314重叠于导电特征组312以及通路组320之上。在一些实施例中，电源轨组314重叠于接点组306以及主动区组304之上。在一些实施例中，电源轨组314重叠于集成电路300、400、600、700、800以及900的其他布局层的其他下层特征之上。
295.在一些实施例中，电源轨组314的一或多个电源轨覆盖或重叠于接点306b的对应行之上以及通路320a的对应行之上。在一些实施例中，电源轨组314的一或多个电源轨透过至少导电特征312b、312d、312f、312h或312j，透过通路320a的每个行电性耦接至每个接点306b的对应行，进而将位于区域350a的主动区304a、304b、304c以及304d的晶体管的源极区电性耦接至电源轨组314的一或多个电源轨。举例而言，电源轨314c透过对应的通路320a电性耦接至导电特征312b、312d、312f、312h或312j，且导电特征312b、312d、312f、312h或312j透过对应的通路310a电性耦接至每个接点306b，且每个接点306b电性耦接至区域350a中的主动区304a、304b、304c以及304d中的晶体管的源极区，进而导致电源轨组314平行地耦接至区域350a中的主动区304a、304b、304c以及304d中的晶体管的源极区，并降低基板311的正面321b上的电源轨组314的电阻。在一些实施例中，降低基板311的正面321b上的电源轨组314的电阻造成集成电路300的首部开关电路或尾部开关电路的效率的改善。
296.在一些实施例中，电源轨组314用于接收来自集成电路300的上金属层的电压电源tvdd的电压。在一些实施例中，电源轨组314用于提供电压电源tvdd的电压到基板311的正面321b，且电源轨302a用于从基板311的背面321a提供电压电源vdd的电压。
297.在一些实施例中，电源轨组302的至少一电源轨、接点组306的至少一接点、通路组308的至少一通路、通路组310的至少一通路上覆扩散(vd)、通路组320的至少一通路、通路组318的至少一通路上覆栅极(vg)、导电特征组312的至少一导电特征或电源轨组314的至少一电源轨包含一或多个导电材料层、金属层、金属化合物层或掺杂半导体层。在一些实施例中，导电材料包含钨、钴、钌、铜或其他相似物或其组合。在一些实施例中，金属包含至少铜、钴、钨、钌、铝或其他相似物。在一些实施例中，金属化合物包含至少铝铜合金(alcu)、钨-氮化钛(w-tin)、硅化钛(tisix)、硅化镍(nisix)、氮化钛(tin)、氮化钽(tan)或其他相似物。在一些实施例中，掺杂半导体包含至少掺杂硅或其他相似物。
298.在一些实施例中，导电特征组312为位于集成电路300、400、600、700、800以及900的正面的金属0(m0)层的上金属层轨迹。在一些实施例中，与其他方法相比，电源轨组302从集成电路300的正面移至集成电路300的背面。在一些实施例中，将电源轨组302从集成电路300的正面移至集成电路300的背面会导致集成电路300、400、600、700、800或900从正面321b以及背面321a平行地(即在背面的电源轨组302以及正面的电源轨组314)安排电压电源(例如，第一、第二以及第三电压电源)的布线。此现象导致集成电路(例如，集成电路300、400、600、700、800或900)具有较低的总电组率、较佳的金属氧化物半导体(mos)效率、较少的电源消耗，以及使集成电路300、400、600、700、800或900以及任何耦接至集成电路300、400、600、700、800或900的逻辑电路(例如闸控电源电路104a或104b)具有较高的总电源效率。
299.在一些实施例中，因为导电特征组312中的至少一上金属层轨迹减少，导致导电特征组312中的一或多个导电特征的宽度增加，进而产生了与其他方法相比，具有较佳的电流电阻(current resistance，ir)以及效率的集成电路300、400、600、700、800或900。
300.在一些实施例中，电源轨组314为位于集成电路300、400、600、700、800以及900的正面的金属1(m1)层的上金属层轨迹。在一些实施例中，与其他方法相比，电源轨组314在集成电路300、400、600、700、800或900的背面321a上平行地安排电源轨组302的布线，导致集成电路300、400、600、700、800或900平行地安排电压电源(例如，第一、第二以及第三电压
源)的布线，进而导致集成电路300、400、600、700、800或900具有较低的总电组率、较佳的mos效率、较少的电源消耗，以及使集成电路300、400、600、700、800或900以及任何耦接至集成电路300、400、600、700、800或900的逻辑电路(例如闸控电源电路104a或104b)具有较高的总电源效率。
301.图4a～4b为根据一些实施例所绘示的集成电路400的附图。
302.在一些实施例中，集成电路400为集成电路300(图3a～3i)的变体。举例而言，集成电路400展示了一个实例，其中埋藏式电源(bp)层(例如，电源轨组302)除了包含电源轨组314的正面提供的电压电源tvdd的电压，也包含额外的电源轨402以及在背面421a上的通路组408，以电性提供电压电源tvdd的电压。
303.集成电路400、500a、500b、600、700、800或900是根据相似于布局设计200的对应的布局设计所制造，因此相似的描述省略。为了简化说明，图4a～4b、5a、5b、6a～6d、7a～7b、8a～8b以及9a～9b被描述为对应的集成电路400、500a、500b、600、700、800以及900，但在一些实施例中，图4a～4b、5a、5b、6a～6d、7a～7b、8a～8b以及9a～9b也对应到相似于布局设计200的布局设计，且对应于集成电路400、500a、500b、600、700、800以及900的结构元件也对应到布局图案以及结构关系(包含排列、长度以及宽度)。此外，对应于集成电路400、500a、500b、600、700、800以及900的布局设计的配置以及层相似于对应的集成电路400、500a、500b、600、700、800以及900的结构关系、配置以及层，为了简洁起见，相似内容将不赘述。
304.与图3a～3i的集成电路300相比，集成电路400的电源轨组302包含取代一部分电源轨302a(例如，在电源轨302b和302c之间)的额外电源轨402以及取代一部分通路308a的额外通路组408，因此省略相似的描述。
305.图4a为集成电路400的背面421a，为了易于说明而简化。图4b为集成电路400的正面421b，为了易于说明而简化。为了易于说明，图3a～3i中所标示的一些元件没有在图4a～4b中标示。在一些实施例中，集成电路400包含没有标示在图4a～4b中的额外元件。
306.在一些实施例中，集成电路400的背面421a对应于图3e的部位300a，且集成电路400的正面421b对应于图3h的部位300e，因此省略相似的描述。
307.在一些实施例中，电源轨402用于在晶圆(基板311)的背面421a提供电压(电压源tvdd或tvss)。在一些实施例中，电源轨402沿着第一方向x延伸，且在第二方向y上与第一电源轨302a分离。在一些实施例中，电源轨402在第一方向x上与电源轨302b分离。在一些实施例中，电源轨组314以及电源轨402用于提供电压电源(例如，针对首部开关电路的电压源tvdd以及针对尾部开关电路的电压源tvss)的电压至对应的电源闸控电路104a或104b。
308.在一些实施例中，通路组408位于电源轨402(例如，位于埋藏式电源(bp)层)、主动区304b以及主动区304c之间的通路埋藏式电源(vbp)层。在一些实施例中，通路组408电性连接电源轨402至至少主动区304b或主动区304c。在一些实施例中，通路组408为通路组308在第一方向上距离d1的位移。电源轨302a进一步包含电源轨402位于其中的开口417a。开口417a将电源轨402以及电源轨302a彼此分离。在一些实施例中，开口417a包含电性隔离电源轨402与电源轨302a的绝缘材料或介电材料。
309.电源轨314g以及314h重叠于通路组408之上。电源轨402透过至少通路组408电性连接至电源轨314g，进而提供电源轨402以及314g电性耦接，而电源轨314h提供来自集成电
路400的正面以及反面的电压电源tvdd的平行耦接，进而减少集成电路400的电阻并增加集成电路400的速度。在一些实施例中，电源轨314g以及314h也透过导电特征312b、312d、312f、312h或312j平行地耦接至电源轨314a～314f以及314i～314k，此额外的平行电性连接也透过电源轨302以及402的平行电性耦接降低了集成电路400的电阻。
310.图5a～5b为根据一些实施例所绘示的对应的集成电路500a～500b的附图。
311.集成电路500a～500b包含集成电路300的部位300f的氧化物扩散(od)层以及多晶硅(poly)层。
312.集成电路500a为集成电路300的部位300f的变体，因此省略相似的描述。举例而言，相较于集成电路300的部位300f，图5a的集成电路500a的正面521b取代集成电路300的正面321b，因此省略相似的描述。相较于图3b～3d的正面321b，正面521b进一步包含井530a、井531a以及井531b，因此省略相似的描述。
313.在一些实施例中，图5a的正面521b以及图5b的正面521bb为集成电路300(图3a～3i)的正面321b。举例而言，正面521b展示了与主动区304a～304d相关的n型井530a的非限制性实例。
314.集成电路500b为集成电路300的变体，因此省略相似的描述。举例而言，相较于集成电路300，图5b的集成电路500b的正面521bb取代集成电路300的正面321b，因此省略相似的描述。相较于图3b～3d的正面321b，正面521bb进一步包含井530a、井531a以及井531b，且主动区504a取代主动区304a、304b、304c以及304d，因此省略相似的描述。
315.在一些实施例中，正面521bb为集成电路300(图3a～3i)的正面321b的变体。相较于图3a～3i的集成电路300，主动区504a取代了主动区304a～d以及参考的n型井530a，因此省略相似的描述。举例而言，正面521bb展示了井530a以及在第二方向y上沿着单元边界201a延伸的单一主动区504a的非限制性实例，且主动区504a对应地相似于电源轨302a，具有相似的大小以及形状。在一些实施例中，主动区504a的形状被称为i形钢形状。其他形状也在本揭示文件的范围内。
316.在一些实施例中，集成电路500a或500b包含首部开关电路(例如首部开关电路102a)，且井520a为包含n型掺杂物的n型井，且井531a以及531b为包含p型掺杂物的p型井。在一些实施例中，集成电路500a或500b包含尾部开关电路(例如尾部开关电路102b)，且井520a为包含p型掺杂物的p型井，且井531a以及531b为包含n型掺杂物的n型井。
317.在一些实施例中，正面521b以及521bb包含位于井530a的相反面，且沿着第一方向x的井531a以及531b。在一些实施例中，每个井531a以及531b位于沿着单元边界201a的正面521b以及521bb的相反面。
318.在一些实施例中，井531a的形状与位置对应于且包含主动区304e以及304f。在一些实施例中，主动区304e以及304f包含一或多个nmos晶体管。在一些实施例中，井531a以及井531b对应于位于背面321a的电源轨302b以及302c。在一些实施例中，井531a以及531b代表第二电压域(例如，提供至首部开关电路102a的电压源vss)。
319.主动区304e在区域352a中沿着第一方向x与主动区304b以及504a分离。主动区304f由区域352a沿着第一方向x与主动区304c以及504a分离。在区域352b中，主动区304b、304c以及504a在第一方向x上与其他主动区(未示出，但相邻于区域352b)分离。在一些实施例中，区域352a以及352b包含使主动区304b、304c以及504a电性隔离主动区304e以及304f
的绝缘体或介电材料。
320.其他配置或集成电路500a或500b的排列都在本揭示文件的范围内。
321.图6a～6d为根据一些实施例所绘示的集成电路600的附图。
322.图6a～6c为集成电路600的对应的部位600a～600c的俯视图，为了易于说明而简化。部位600a相似于部位300b，部位600b相似于缺少通路上覆栅极(vg)层、通路上覆盖扩散(vd)层以及氧化物扩散(od)层的部位300e，且部位600c相似于部位300b～300c的结合，因此省略相似的描述。
323.集成电路600为集成电路300的变体，因此省略相似的描述。相较于集成电路300，接点606a以及606b取代对应的接点306a以及306b，通路610以及620取代对应的通路310以及320，因此省略相似的描述。
324.在一些实施例中，集成电路600为集成电路300(图3a～3h)的变体。举例而言，集成电路600展示了接点606a以及接点606b在第二方向y上不连续，且由区域660a～660e分离的实例。在一些实施例中，区域660a～660e由相似于沿着第二方向y延伸穿过区域350a的连续的切割特征图案260a～260h的切割特征图案所组成，且进而将列数目减少至四列(接点606a、606b以及通路610、602)，而非集成电路300的五列。
325.相较于图3a～3h的集成电路300，集成电路300中的接点306a、306b以及通路310a、320的五列结构被替换为包含四列接点606a、606b以及通路610、620的集成电路600的四列结构。其他数目的列都在本揭示文件的范围内。进一步比较，连续区域660a～660e取代了损坏的切割特征360a～360h。进一步比较，通路320的数目减少至每个电源轨组314具有四个通路，因此省略相似的描述。
326.在一些实施例中，区域660a、660b、660c、660d或660e确立对应的接点360a、360b、360c或360d的对应移除部位的对应位置，此对应的接点会在方法1100(图11)的步骤1106中被移除。
327.在一些实施例中，与集成电路300的五列通路320的相比，四列通路620电性耦接至电源轨314d～314k。
328.在一些实施例中，透过集成电路600包含接点606a、606b以及通路610、620，集成电路600实现了在图3a～4b中所讨论的一或多个优点。
329.其他配置或集成电路600的排列都在本揭示文件的范围内。
330.图7a～7b为根据一些实施例所绘示的集成电路700的附图。
331.图7a～7b为集成电路600的对应的部位700a～700b的俯视图，为了易于说明而简化。部位700a相似于部位300b，但进一步包含通路埋藏(via buried，vb)层，因此省略相似的描述。
332.集成电路700为集成电路300的变体，因此省略相似的描述。相较于集成电路300，电源轨组702取代电源轨组302，且通路708a以及708b取代对应的通路308a以及308，因此省略相似的描述。
333.电源轨组702包含电源轨702a以及702b。电源轨702a取代电源轨302a，且电源轨702b取代电源轨302b以及302c，因此省略相似的描述。
334.在一些实施例中，部位700a展示了沿着第一方向x延伸穿越基板311的背面721a的电源轨702a的实例，且电源轨702a以分离的方式位于电源轨702b之上以及之下。电源轨
702a在第一方向x上分裂为上部位以及下部位。电源轨702b透过开口770与电源轨702a分离。在一些实施例中，开口770包含绝缘体材料或将电源轨702b与电源轨702a电性隔离的介电质。
335.通路708a位于主动区304a以及304d之下。在一些实施例中，部位700a不包含任何位于主动区304b以及304c之下的通路308a。相较于集成电路300的通路308a，电源轨702b的延伸结构(例如，位于主动区304b以及304c之下的电源轨702b部位)中不包含通路708a。
336.在一些实施例中，集成电路700实现了前文所讨论的一或多个优点。
337.其他配置或集成电路700上的排列都在本揭示文件的范围内。
338.图8a～8b为根据一些实施例所绘示的集成电路800的附图。
339.图8a～8b为集成电路600的对应的部位800a～800b的俯视图，为了易于说明而简化。部位800a相似于部位300a，且部位800b相似于部位300b，但进一步包含通路埋藏(vb)层，因此省略相似的描述。
340.集成电路800为集成电路300的变体，因此省略相似的描述。相较于集成电路300，通路808a取代集成电路800的区域350a的通路308a，因此省略相似的描述。
341.通路808a沿着第二方向y连续排列，进而增加每个通路808a的大小，相较于其他方法，导致电阻的减少以及电流密度的降低。在一些实施例中，降低源于通路808a的电阻会导致集成电路800的电阻降低至比使用其他方法的集成电路低，且集成电路800实现了一或多个前文所讨论的优点。
342.在图8b中，通路808a是不可见的，但在图8b中接点306a较暗(参照图3f以比较)，因为通路808a直接表示于接点306a之下。
343.在一些实施例中，集成电路800实现一或多个前文所讨论的优点。
344.其他配置或集成电路800的排列都在本揭示文件的范围内。
345.图9a～9b为根据一些实施例所绘示的集成电路900的附图。
346.图9a～9b为集成电路600的对应的部位900a～900b的俯视图，为了易于说明而简化。部位900a相似于部位400a，且部位900b相似于部位300b，但进一步包含通路埋藏(vb)层，因此省略相似的描述。
347.集成电路900为集成电路400的变体，因此省略相似的描述。相较于集成电路400，通路908取代通路408，且电源轨902取代电源轨402，因此省略相似的描述。
348.相较于图4a的电源轨402，电源轨902在第一方向x上具有增长的长度(未标示)，进而导致电压电源tvdd在集成电路900的背面321a覆盖更多区域，且提供更多区域给通路908。相较于图4a～4b的通路408，更大面积的电源轨902导致通路908的增加。
349.在一些实施例中，相较于其他方法，透过包含更多通路908以及更长的电源轨902，集成电路900实现了前文讨论的一或多个优点。
350.其他配置或集成电路900的排列都在本揭示文件的范围内。
351.图10为根据一些实施例所绘示的制造集成电路的方法1000的流程图。应理解，可以在图10描述的方法1000之前、之中且/或之后执行额外的步骤，且其他流程可能在此仅作简单说明。
352.在一些实施例中，方法1000～1200的其他步骤顺序都在本揭示文件的范围内。方法1000～1200包含示例步骤，但此步骤不必依照所示的顺序执行。根据本揭示文件的精神
以及范围，步骤可以适当地增加、取代、更改顺序且/或移除。在一些实施例中，至少方法1000、1100或1200的一或多个步骤没有被执行。
353.在一些实施例中，方法1000是方法1100的步骤1104的实施例。在一些实施例中，方法1000～1200可以用于制造或生产至少集成电路300、400、500a、500b、600、700、800或900或具有相似于至少布局设计200的特征的集成电路。
354.在方法1000的步骤1002中，在半导体晶圆或基板的正面上制造晶体管组。在一些实施例中，方法1000的晶体管组包含在主动区组304或主动区504a中的一或多个晶体管。在一些实施例中，方法1000的晶体管组包含一或多个本揭示文件中描述的晶体管。在一些实施例中，正面包含至少正面321b、421b、521b或521bb。
355.在一些实施例中，步骤1002包含在第一井中制造晶体管组的源极区以及漏极区。在一些实施例中，第一井包含p型掺杂物。在一些实施例中，p型掺杂物包含硼、铝或其他适合的p型掺杂物。在一些实施例中，第一井包含在基板上成长的磊晶(epitaxial，epi)层。在一些实施例中，透过在磊晶制程中加入掺杂物，来对磊晶层进行掺杂。在一些实施例中，透过在磊晶层形成后注入离子，来对磊晶层进行掺杂。在一些实施例中，第一井通过对基板进行掺杂而形成。在一些实施例中，掺杂是透过植入离子来实现。在一些实施例中，第一井具有掺杂浓度从1*10
12
原子/立方厘米至1*10
14
原子/立方厘米。
356.在一些实施例中，第一井包含至少井530a、531a或531b。
357.在一些实施例中，第一井包含n型掺杂物。在一些实施例中，n型掺杂物包含磷、砷或其他适合的n型掺杂物。在一些实施例中，n型掺杂浓度从大约1*10
12
原子/立方厘米至大约1*10
14
原子/立方厘米。
358.在一些实施例中，源极/漏极特征的组成包含，移除部分基板以在间隔物的边缘形成凹槽，以及在填充流程中填充基板上的凹槽。在一些实施例中，在移除垫氧化层以及牺牲氧化层之后，凹槽会被蚀刻，举例而言，湿蚀刻或干蚀刻。在一些实施例中，蚀刻流程会被执行，以移除相邻于隔离区的主动区顶面部位，例如浅槽隔离(shallow trench isolation，sti)区。在一些实施例中，填充流程由磊晶或磊晶制程来执行。在一些实施例中，透过使用成长流程来填充凹槽，成长流程与蚀刻流程同时进行，其中成长流程的成长速率大于蚀刻流程的蚀刻速率。在一些实施例中，透过使用成长流程以及蚀刻流程的结合来填充凹槽。举例而言，材料层会在凹槽中成长，而成长的材料会接受蚀刻流程并去除部分材料。然后在经过蚀刻的材料上进行后续的成长流程，直到凹槽中的材料达到所需的厚度。在一些实施例中，成长流程持续直到材料的顶面到达基板的顶面之上。在一些实施例中，成长流程持续直到材料的顶面与基板的顶面共平面。在一些实施例中，透过同向性或异向性蚀刻流程来移除第一井的一部分。蚀刻流程可以在不需要蚀刻栅极结构以及任何间隔物的情况下，选择性地蚀刻第一井。在一些实施例中，蚀刻流程是通过使用活性离子蚀刻(reactive ion etch，rie)、湿蚀刻或其他适合技术来执行。在一些实施例中，半导体材料被设置于凹槽中，以形成源极/漏极特征。在一些实施例中，执行磊晶(epi)制程以将半导体材料设置于凹槽中。在一些实施例中，磊晶制程包含选择性磊晶成长(selective epitaxy growth，seg)流程、化学气相沉积(chemical vapor deposition，cvd)流程、分子束磊晶(molecular beam epitaxy，mbe)、其他合适过程及/或其组合。磊晶制程使用了气态及/或液态前驱物，其与基板的组成相互作用。在一些实施例中，源极/漏极特征包含磊晶成长的硅(epi si)、碳化硅
或硅锗。与栅极结构有关的集成电路装置的源极/漏极特征在一些情况下，会在磊晶制程中原位掺杂(in-situ doped)或未掺杂。当源极/漏极特征在磊晶制程中未掺杂时，源极/漏极特征在一些情况下，会在后续的流程中掺杂。后续的掺杂流程通过离子植入、电浆浸没离子植入、气体与/或固体源扩散、其他适合的流程及/或其组合来达成。在一些实施例中，在形成源极/漏极特征之后且/或在后续的掺杂流程之后，源极/漏极特征进一步暴露于退火流程。
359.在一些实施例中，步骤1002进一步包含形成晶体管组的栅极区。在一些实施例中，方法1000的栅极区包含栅极组316。
360.在一些实施例中，栅极区位于源极区以及漏极区之间。在一些实施例中，栅极区位于第一井以及基板之上。在一些实施例中，步骤1002中的制造栅极区包含执行一或多个设置流程，以形成一或多个介电材料层。在一些实施例中，设置流程包含化学气相沉积(cvd)、电浆增强化学气相沉积(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)或其他适合设置一或多个材料层的流程。在一些实施例中，制造栅极区包含执行一或多个设置流程，以形成一或多个导电材料层。在一些实施例中，制造栅极区包含形成栅电极或虚拟栅电极。在一些实施例中，制造栅极区包含设置或成长至少一层介电层，例如栅极介电质。在一些实施例中，栅极区使用掺杂或非掺杂多晶硅形成。在一些实施例中，栅极区包含金属，例如铝、铜、钨、钛、钽、锡、硅化镍、硅化钴、其他适合的导电材料或其组合。
361.在方法1000的步骤1004中，在晶圆或基板的背面执行细化。在一些实施例中，背面包含至少背面321a或421a。在一些实施例中，步骤1004包含在半导体晶圆或基板的背面上执行细化流程。在一些实施例中，细化过程包含研磨步骤以及抛光步骤(例如化学机械抛光(chemical mechanical polishing，cmp))或其他适合的流程。在一些实施例中，在细化流程之后，执行湿蚀刻以去除在半导体晶圆或基板形成的缺陷。
362.在方法1000的步骤1006中，在第一层(例如，通路埋藏(vb)层)的细化的晶圆或基板的背面上形成第一通路组。在一些实施例中，方法1000的第一通路组包含至少通路组308、408、708a、708b、808a或908的一或多个部分。在一些实施例中，步骤1006包含在晶圆背面上的绝缘层形成第一自校准接点(self-aligned contacts，sacs)组。在一些实施例中，第一通路组电性耦接至至少晶体管组。在一些实施例中，方法1000的第一通路组包含一或多个在通路埋藏(vb)层的通路。
363.在方法1000的步骤1008中，在第一层的细化基板的背面设置第一导电材料，进而在第一层(例如，bm层)的晶圆或基板的背面形成第一电源轨组。在一些实施例中，步骤1008包含至少在集成电路的背面上设置第一导电区组。
364.在一些实施例中，方法1000的第一电源轨组包含至少电源轨组302或702或电源轨402或902的一或多个部分。在一些实施例中，第一电源轨组透过第一通路组电性耦接到至少晶体管组。
365.在方法1000的步骤1010中，在细化的晶圆的正面上形成第一接点组。在一些实施例中，第一接点组电性连接至晶体管组。
366.在方法1000的步骤1012中，在晶圆或基板的正面上制造第二通路组。在一些实施例中，方法1000的第二通路组包含至少通路组310、318或610的一或多个部分。在一些实施
例中，方法1000的第二通路组包含在通路上覆栅极(vg)层或通路上覆扩散(vd)层的一或多个通路。
367.在方法1000的步骤1014中，在集成电路的第二层(例如，金属0(m0)层)上的晶圆或基板的正面上设置第二导电材料，进而形成第一导电结构组。在一些实施例中，方法1000的第一导电结构组包含至少导电特征组312的一或多个部位。在一些实施例中，方法1000的第一导电结构组在金属0(m0)层包含一或多个导体。
368.在方法1000的步骤1016中，在晶圆或基板的正面上制造第三通路组。在一些实施例中，方法1000的第三通路(例如，通路上覆金属0(v0))组包含至少通路组320或620的一或多个部位。在一些实施例中，方法1000的第三通路组包含在通路上覆金属0(v0)层的一或多个通路。
369.在方法1000的步骤1018中，在集成电路的第三层(例如，金属1(m1)层)的晶圆或基板的正面上设置第三导电材料，进而形成第二电源轨组。在一些实施例中，方法1000的第二电源轨组包含电源轨组314中的一或多个电源轨。在一些实施例中，方法1000的第二电源轨组包含在金属1(m1)层的一或多个导体。
370.在一些实施例中，方法1000的步骤1006、1008、1010、1012、1014、1016或1018的其中的一或多者包含使用微影制程与材料移除流程的结合，以在基板上的绝缘层(未示出)中形成开口。在一些实施例中，微影制程包含图案化光阻剂，例如正性光阻剂或负性光阻剂。在一些实施例中，微影制程包含形成硬质遮罩、抗反射结构，或其他适合微影制程结构。在一些实施例中，材料移除流程包含湿蚀刻流程、干蚀刻流程、反应离子蚀刻(reactive-ion etching，rie)流程、激光钻孔或其他适合的蚀刻流程。随后开口会被导电材料填满，例如铜、铝、钛、镍、钨或其他适合的导电材料。在一些实施例中，使用化学气相沉积(cvd)、物理气相沉积(physical vapor deposition，pvd)、溅射(sputtering)、原子层沉积(ald)或其他适合的形成流程来填满开口。
371.在一些实施例中，方法1000的至少一或多个步骤透过图14的制造系统1400来执行。在一些实施例中，至少一个方法，例如前文提到的方法1000，透过至少一个制造系统(包含制造系统1400)执行全部或部分。方法1000的一或多个步骤透过集成电路制造厂1440(图14)来执行，以制造集成电路装置1460。在一些实施例中，方法1000的一或多个步骤透过制造工具1452执行，以制造半导体晶圆1442。
372.在一些实施例中，导电材料包含铜、铝、钛、镍、钨或其他适合的导电材料。在一些实施例中，使用化学气相沉积(cvd)、物理气相沉积(pvd)、溅射、原子层沉积(ald)或其他适合的形成流程来填满开口。在一些实施例中，在一或多个步骤1008、1014或1018中的导电材料设置之后，导电材料会平面化以为后续的步骤提供水平的表面。
373.在一些实施例中，方法1000、1100或1200中的一或多个步骤未被执行。
374.方法1100～1200中的一或多个步骤透过用于执行制造集成电路(例如至少集成电路300、400、500a、500b、600、700、800或900)的指令的处理装置来执行。在一些实施例中，方法1100～1200中的一或多个步骤使用相同于方法1100～1200中的一或多个不同的步骤所使用的处理装置来执行。在一些实施例中，与用于执行方法1100～1200的一或多个不同的步骤的处理设备不同的处理设备用于执行方法1100～1200的一或多个步骤。在一些实施例中，方法1000、1100或1200的其他步骤顺序都在本揭示文件的范围内。方法1000、1100或
1200包含示例步骤，但此步骤不一定要依照示出的顺序执行。方法1000、1100或1200的步骤可以根据本揭示文件的精神以及范围，适当地添加、取代、改变顺序且/或移除。
375.图11为根据一些实施例所绘示的产生集成电路布局设计图的方法1100的流程图。应理解，可以在图11中描述的方法1100之前、之中且/或之后执行额外的步骤，且有些步骤在本揭示文件中仅作简单描述。在一些实施例中，方法1100可以用于形成集成电路，例如至少集成电路100a～100b、300、400、500、600、700、800或900。在一些实施例中，方法1100可以用于形成相似于一或多个布局设计200的特征或结构关系的集成电路。
376.在方法1100的步骤1102中，产生集成电路的布局设计。步骤1102由用于执行指令的处理装置执行(例如，处理器1302(图13))，以产生布局设计。在一些实施例中，方法1100的布局设计包含一或多个至少布局设计200的图案，或一或多个相似于至少集成电路100a～100b、300、400、500、600、700、800或900的特征。在一些实施例中，先前应用的布局设计使用图案数据库系统(graphic database system，gdsii)的数据形式。
377.在方法1100的步骤1104中，根据布局设计制造集成电路。在一些实施例中，方法1100的步骤1104包含根据布局设计制造至少一个遮罩，并根据至少一个遮罩制造集成电路。在一些实施例中，步骤1104对应至图13的系统1300。
378.在方法1100的步骤1106中，移除区域(例如，区域660a～660e)，进而形成集成电路的第一接点以及第二接点。在一些实施例中，第一接点包含接点306a、306b、306c、306d或接点606a、606b、606c、606d其中之一。在一些实施例中，第二接点包含接点306a、306b、306c、306d或接点606a、606b、606c、606d其中之一。
379.在一些实施例中，接点结构中被移除的部位对应至切割区(例如切割特征图案组260(图2a～2g))。在一些实施例中，方法1100的步骤1106被称为md-poly(cmd)流程。在一些实施例中，步骤1106导致集成电路100a～100b、300、400、500、600、700、800或900的形成。
380.在一些实施例中，在步骤1106中被移除的接点结构透过切割特征图案组260确立于布局设计200中。在一些实施例中，切割特征图案组260确立集成电路100a-100b、300、400、500、600、700、800或900的接点结构的移除部位的位置。
381.在一些实施例中，步骤1106透过移除流程来执行。在一些实施例中，移除流程包含一或多个适合移除接点结构的部分的蚀刻流程。在一些实施例中，步骤1106的蚀刻流程包含确立移除的接点结构的部位，并蚀刻被移除的接点结构的部位。在一些实施例中，遮罩用于指定被切割或移除的接点结构的部位。在一些实施例中，遮罩为硬遮罩。在一些实施例中，遮罩为软遮罩。在一些实施例中，蚀刻对应至电浆蚀刻、活性离子蚀刻、化学蚀刻、干蚀刻、湿蚀刻、其他适合的流程、任何其中的组合或其他相似者。在一些实施例中，方法1100的步骤1104或1106用于制造一或多个拥有一或多个在本揭示文件中所描述的优点的集成电路，因此省略相似的描述。在一些实施例中，步骤1106未被执行。
382.图12为根据一些实施例所绘示的制造集成电路装置的方法1200的功能流程图。应理解，可以在图12中描述的方法1200之前、之中且/或之后执行额外的步骤，且有些步骤在本揭示文件中仅作简单描述。在一些实施例中，方法1200为方法1100的步骤1102的实施例。在一些实施例中，方法1200用于产生一或多个至少布局设计200的布局图案，或相似于至少集成电路300、400、500a、500b、600、700、800或900的一或多个特征。
383.在一些实施例中，方法1200用于产生一或多个具有至少布局设计200的结构关系
(包含排列、长度以及宽)、配置以及层的布局图案，或相似于至少集成电路300、400、500a、500b、600、700、800或900的一或多个特征，为了简洁起见，在图12中的相似描述将不赘述。
384.在方法1200的步骤1202中，在布局设计上产生或放置主动区图案组。在一些实施例中，方法1200的主动区图案组包含主动区图案组204的至少一或多个的部分。在一些实施例中，方法1200的主动区图案组包含一或多个相似于主动区组304或主动区504a的区域。
385.在方法1200的步骤1204中，在布局设计上产生或放置栅极图案组。在一些实施例中，方法1200的栅极图案组包含栅极图案组216的一或多个图案的至少一部分。在一些实施例中，方法1200的栅极图案组包含一或多个相似于栅极组316的区域。
386.在方法1200的步骤1206中，在布局设计上产生或放置接点图案组。在一些实施例中，方法1200的接点图案组包含接点图案组206的一或多个图案的至少一部分。
387.在一些实施例中，方法1200的接点图案组包含一或多个相似于接点图案组306或606的接点图案。在一些实施例中，方法1200的接点图案组包含位于金属上覆扩散(md)层的一或多个图案或相似的接点。
388.在方法1200步骤1208中，在布局设计上产生或放置第一导电图案组。在一些实施例中，方法1200的第一导电图案组包含至少导电特征图案组212的一或多个图案的至少一部分。在一些实施例中，方法1200的第一导电图案组包含一或多个相似于至少导电特征组312的导电图案。在一些实施例中，方法1200的第一导电图案组包含位于金属0(m0)层中的一或多个图案或相似的导体。
389.在方法1200的步骤1210中，在布局设计上产生或放置第一通路图案组。在一些实施例中，方法1200的第一通路组包含通路上覆扩散(vd)图案组210或通路上覆栅极(vg)图案组218的一或多个图案的至少一部分。在一些实施例中，方法1200的第一通路图案组包含一或多个相似于至少通路组310、318或610的通路图案。在一些实施例中，方法1200的第一通路组包含位于通路上覆栅极(vg)层或通路上覆扩散(vd)层中的一或多个图案或相似的通路。
390.在方法1200的步骤1212中，在布局设计上产生或放置第一电源轨组。在一些实施例中，方法1200的第一电源轨图案组包含至少电源轨图案组214的一或多个图案的至少一部分。在一些实施例中，方法1200的第一电源轨图案组包含一或多个相似于至少电源轨组314的导电图案。在一些实施例中，方法1200的第一电源轨图案组包含位于金属1(m1)层中的一或多个图案或相似的导体。
391.在方法1200的步骤1214中，在布局设计上产生或放置第二通路图案组。在一些实施例中，方法1200的第二通路图案组包含通路图案组220的一或多个图案的至少一部分。在一些实施例中，方法1200的第二通路图案组包含一或多个相似于至少通路组320或620的通路图案。在一些实施例中，方法1200的第二通路图案组包含位于通路上覆金属0(v0)层中的一或多个图案或相似的通路。
392.在方法1200的步骤1216中，在布局设计上产生或放置第二电源轨图案组。在一些实施例中，方法1200的第二电源轨图案组包含电源轨图案组202的一或多个图案的至少一部分。在一些实施例中，方法1200的第二电源轨图案组包含一或多个相似于至少电源轨组302或702，或电源轨组402或902的图案。在一些实施例中，方法1200的第二电源轨组包含位于bm层中的一或多个图案或相似的导体。
393.在方法1220的步骤1218中，在布局设计上产生或放置第三通路图案组。在一些实施例中，方法1200的第三通路图案组包含通路图案组208的一或多个图案的至少一部分。在一些实施例中，方法1200的第三通路图案组包含一或多个相似于至少通路组308、408、708a、708b、808a或908的通路图案。在一些实施例中，方法1200的第三通路图案组包含位于通路埋藏(vb)层中的一或多个图案或相似的通路。
394.图13为根据一些实施例所绘示的设计集成电路布局以及制造集成电路的系统1300的示意图。
395.在一些实施例中，系统1300产生或放置一或多个本揭示文件中所描述的集成电路布局设计。系统1300包含硬件处理器1302以及经过编码(亦即储存计算机程序码1306(即执行指令组1306))的非暂态计算机可读取储存媒体1304(例如，记忆体1304)。计算机可读取储存媒体1304用以联系生产集成电路的制造机器。处理器1302透过总线1308电性耦接至计算机可读取储存媒体1304。处理器1302亦透过总线1308电性耦接至输入/输出接口1310。网络接口1312亦透过总线1308电性连接至处理器1302。网络接口1312连接至网络1314，因此处理器1302以及计算机可读取储存媒体1304可以透过网络1314连接至外部元件。处理器1302用于执行编码于计算机可读取储存媒体1304中的计算机程序码1306，以使系统1300可以用于执行方法1100～1200中所描述的部分或全部的步骤。
396.在一些实施例中，处理器1302为中央处理器单元(central processing unit，cpu)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，asic)及/或适合的处理单元。
397.在一些实施例中，计算机可读取储存媒体1304为电子、磁、光、电磁、红外线及/或半导体系统(或装置或设备)。举例而言，计算机可读取储存媒体1304包含半导体或固态记忆体、磁带、磁盘片、随机存取记忆体(random access memory，ram)、只读记忆体(read-only memory，rom)、硬盘及/或光盘片。在一些使用光盘片的实施例中，计算机可读取储存媒体1304包含只读光盘片(compact disk-read only memory，cd-rom)、可读写光盘片(compact disk-read/write，cd-r/w)及/或数字多功能光盘片(digital video disc，dvd)。
398.在一些实施例中，计算机可读取储存媒体1304储存计算机程序码1306，用于使系统1300执行方法1100～1200。在一些实施例中，计算机可读取储存媒体1304亦储存了执行方法1100～1200所需的信息以及在执行方法1100～1200时产生的信息，例如布局设计1316、使用者界面1318、制造单元1320及/或用于执行方法1100～1200中的步骤的执行指令组。在一些实施例中，布局设计1316包含一或多个至少布局设计200的布局图案或相似于至少集成电路100a～100b、300、400、500、600、700、800或900的特征。
399.在一些实施例中，计算机可读取储存媒体1304储存用于与制造机器联系的指令(例如，计算机程序码1306)。指令(例如，计算机程序码1306)使处理器1302产生可以被制造机器读取的制造指令，以在制造过程中有效率地执行方法1100～1200。
400.系统1300包含输入/输出接口1310。输入/输出接口1310耦接至外部电路。在一些实施例中，输入/输出接口1310包含键盘、小键盘、鼠标、轨迹球、触控板及/或用于将讯息以及指令传送至处理器1302的游标方向键。
401.系统1300也包含耦接至处理器1302的网络接口1312。网络接口1312使系统1300与
网络1314进行通讯，其中一或多个计算机系统亦连接至网络1314。网络接口1312包含无线网络接口，例如蓝芽(bluetooth)、wifi、全球互通微波存取(wimax)、通用封包无线服务(gprs)或宽频分码多工存取(wcdma)；或无线网络接口，例如乙太网络(ethernet)、usb或ieee-2094。在一些实施例中，方法1100～1200在两个或更多个系统1300中执行，且信息(例如布局设计)以及使用者界面透过网络1314在不同的系统1300之间交换。
402.系统1300用于透过输入/输出接口1310或网络接口1312接收与布局设计相关的信息。此信息透过总线1308传送至处理器1302，以决定用于生产至少集成电路100a～100b、300、400、500、600、700、800或900的布局设计。此布局设计随后会被储存在计算机可读取媒体1304中，作为布局设计1316。系统1300用于透过输入/输出接口1310或网络接口1312接收与使用者界面相关的信息。此信息会被储存在计算机可读取储存媒体1304中，作为使用者界面1318。系统1300用于透过输入/输出接口1310或网络接口1312接收与制造单元1320相关的信息。此信息会被储存在计算机可读取储存媒体1304中，作为制造单元1320。在一些实施例中，制造单元1320包含可以被系统1300运用的制造信息。在一些实施例中，制造单元1320对应至图14的遮罩制造1434。
403.在一些实施例中，方法1100～1200被实现为由处理器执行的独立应用软件。在一些实施例中，方法1100～1200被实现为应用软件，其为额外应用软件的一部分。在一些实施例中，方法1100～1200被实现为应用软件的外挂程序。在一些实施例中，方法1100～1200被实现为应用软件，其为电子设计自动化(electronic design automation，eda)工具的一部分。在一些实施例中，方法1100～1200作为应用软件被eda工具使用。在一些实施例中，eda工具用来产生集成电路装置的布局设计。在一些实施例中，布局设计储存在非暂态性计算机可读取媒体中。在一些实施例中，布局设计是使用工具所产生的，例如或其他适合的布局设计产生工具。在一些实施例中，布局设计是根据网表而产生，其中网表是根据示意图设计而产生。在一些实施例中，方法1100～1200透过制造装置执行，以根据由系统1300产生的一或多个布局设计所制造的遮罩组来制造集成电路。在一些实施例中，系统1300为制造装置，其使用根据本揭示文件中的一或多个布局设计所制造的遮罩组来制造集成电路。在一些实施例中，图13的系统1300所产生的集成电路的布局设计小于其他方法。在一些实施例中，图13的系统1300产生集成电路结构的布局设计，其相较于其他方法占据较少的区域且提供更好的布线资源。
404.图14为根据本揭示文件的至少一实施例所绘示的集成电路制造系统1400以及与的相关的集成电路制造流程的方块图。在一些实施例中，根据布局图，至少(a)一或多个半导体遮罩或(b)半导体集成电路中的一个层中的至少一个元件的其中之一使用了制造系统1400来进行制造。
405.在图14中，集成电路制造系统1400(下文中称作“制造系统1400”)包含多个实体单位，例如设计厂1420、遮罩厂1430以及集成电路制造厂1440，三者在与制造集成电路装置1460相关的设计、开发以及制造周期及/或服务中彼此关联。制造系统1400的中的多个实体单位由一个通讯网络所连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为各种不同的网络，例如内部网络以及网际网络。通讯网络包含有线及/或无线的通讯频道。每个实体单位可以与一或多个其他实体单位互动，并向一或多个其他实体单位提供服务及/或从一或多个其他实体单位接受服务。在一些实施例中，设计厂1420、遮罩厂
1430以及集成电路制造厂1440的其中的二或更多个实体单位由一个公司所拥有。在一些实施例中，设计厂1420、遮罩厂1430以及集成电路制造厂1440的其中的二或更多个实体单位共存于一个公共设施中并使用公共资源。
406.设计厂1420(或设计团队)产生集成电路设计布局1422。集成电路设计布局1422包含为集成电路装置1460设计的不同的几何图案。此几何图案对应于构成制造集成电路装置1460的各种元件的金属、氧化物或半导体层的图案。透过结合各种层，以形成各种集成电路的特征。举例而言，集成电路设计布局1422的一部分包含各种集成电路特征，例如主动区、栅极电极、源极区、漏极区、层间互连的金属线或硅通路，以及焊片的开口，以形成在半导体载板(例如硅晶圆)以及设置在半导体载板上的各种材料层。设计厂1420实行适当的设计程序以形成集成电路设计布局1422。设计程序包含逻辑设计、物理设计或布局布线的其中的一或多者。集成电路设计布局1422以一个或多个数据文件呈现，这些数据文件具有几何图案的信息。举例而言，集成电路设计布局1422可以用gdsii文件格式或是dfii文件格式来表示。
407.遮罩厂1430包含遮罩数据准备1432以及遮罩制造1434。遮罩厂1430使用集成电路设计布局1422来制造一或多个遮罩1445，再根据集成电路设计布局1422，将遮罩1445用于制造制造集成电路装置1460的不同层。遮罩厂1430执行遮罩数据准备1432，其中集成电路设计布局1422被转换成代表性数据文件(representative data file，rdf)。遮罩数据准备1432将代表性数据文件(rdf)提供至遮罩制造1434。遮罩制造1434包含遮罩写入器。遮罩写入器将代表性数据文件(rdf)转换为基板上的图像，例如遮罩1445或半导体晶圆1442。集成电路设计布局1422由遮罩数据准备1432操纵，以符合遮罩写入器的特定特性及/或集成电路制造厂1440的要求。在图14中，遮罩数据准备1432以及遮罩制造1434被绘示为分开的元件。在一些实施例中，遮罩数据准备1432以及遮罩制造1434可以统称为遮罩数据准备。
408.在一些实施例中，遮罩数据准备1432包含光学邻近效应修正(optical proximity correction，opc)，其使用微影增强技术来补偿图像误差，例如可能由绕射、干涉、其他制程效应等引起的图像误差。光学邻近效应修正(opc)调整集成电路设计布局1422。在一些实施例中，遮罩数据准备1432包含进一步的解析度增强技术(resolution enhancement technique，ret)，例如离轴照明、亚解析度辅助特征、相转移遮罩、其他适合的技术等或其组合。在一些实施例中，也使用了反向式微影技术(inverse lithography technology，ilt)，其将光学邻近效应修正(opc)视为逆成像问题。
409.在一些实施例中，遮罩数据准备1432包含遮罩规则检查器(mask rule checker，mrc)，遮罩规则检查器(mrc)使用一组遮罩创建规则来检查在光学邻近效应修正(opc)中经过处理的集成电路设计布局，此组遮罩创建规则包含某些几何及/或连通性限制以确保足够的边界范围，以考虑半导体制程的变化性等。在一些实施例中，遮罩规则检查器(mrc)修改集成电路布局设计，以补偿遮罩制造1434期间的限制，此动作可以取消由光学邻近效应修正(opc)执行的部分修改，以满足遮罩创建规则。
410.在一些实施例中，遮罩数据准备1432包含微影制程检查(lithography process checking，lpc)，其模拟由集成电路制造厂1440实施，以制造集成电路装置1460的流程。微影制程检查(lpc)根据集成电路设计布局1422模拟此流程，以产生模拟制造的元件，例如集成电路装置1460。微影制程检查(lpc)模拟中的制程参数可以包含与集成电路制造周期中
各种制程相关的参数、与用于制造集成电路的工具相关的参数及/或制造流程的其他面相。微影制程检查(lpc)考虑各种因数，例如空间影像对比度、焦深(depth of focus，dof)、遮罩误差增强因数(mask error embodiment factor，meef)以及其他适合的参数或其组合。在一些实施例中，在微影制程检查(lpc)创造模拟制造的装置之后，如果模拟装置的形状不够接近设计规则，则可以重复光学邻近效应修正(opc)及/或遮罩规则检查器(mrc)以进一步细化集成电路设计布局1422。
411.应理解，为了清楚起见，上述关于遮罩数据准备1432的描述已经经过简化。在一些实施例中，遮罩数据准备1432包含额外特征，例如根据制造规则修改集成电路布局设计的逻辑操作(logic operation，lop)。此外，在遮罩数据准备1432期间应用于集成电路设计布局1422的流程，可以以各种不同的顺序执行。
412.在遮罩数据准备1432之后及遮罩制造1434期间，根据修改过的集成电路设计布局1422制造遮罩1445或一组遮罩1445。在一些实施例中，遮罩制造1434包含根据集成电路设计布局1422执行一或多次微影曝光。在一些实施例中，根据修改过的集成电路设计布局1422，使用电子束(e-beam)或多个电子束的机构，在遮罩(光罩或倍缩光罩)1445上形成图案。遮罩1445可以使用各种技术形成。在一些实施例中，使用二元技术形成遮罩1445。在一些实施例中，遮罩图案包含不透明区以及透明区。用于曝光覆盖在晶片上的图像敏感材料层(例如光阻剂)的辐射线，例如紫外(uv)线，被不透明区域阻挡并透射穿过透明区域。在一个实例中，二元遮罩版本的遮罩1445包含透明基板(例如熔融石英)以及覆盖在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一个实例中，使用了相位偏移技术来形成遮罩1445。在相位偏移遮罩(phase shift mask，psm)版本的遮罩1445中，在相位偏移遮罩上形成的图案中的各种特征具有适当的相位差，以提高解析度以及成像品质。在各种实例中，相位偏移遮罩可以是衰减psm或交替psm。遮罩制造1434产生的遮罩用于多种制程。举例而言，遮罩用于离子植入流程中，以在半导体晶圆中形成各种掺杂区，用于蚀刻流程中，以在半导体晶圆中形成各种蚀刻区域，及/或用在其他适合的流程中。
413.集成电路制造厂1440是集成电路制造实体单位，包含一或多个用于制造各种不同集成电路产品的制造设施。在一些实施例中，集成电路制造厂1440为半导体代工厂。举例而言，一制造设施用于多个集成电路产品的前端制造(前段(feol)制程)，而第二个制造设施可能提供用于集成电路产品的后端制造的内接以及封装(后段(beol)制程)，而第三个制造设施可以为代工厂实体单位提供其他服务。
414.集成电路制造厂1440包含晶圆制造工具1452(下文称为制造工具1452)，用于在半导体晶圆1442上执行各种制造操作，使得可以根据遮罩(例如遮罩1445)制造集成电路装置1460。在不同的实施例中，制造工具1452包含一或多个晶圆曝光机、离子植入器、光阻覆盖器、处理室(例如化学气相沉积(cvd)处理室或低压化学气相沉积(lpcvd)炉)、化学机械抛光(cmp)系统、电浆蚀刻系统、晶圆清洁或其他能够执行本揭示文件所讨论的一种或多种合适的制程的制造设备。
415.集成电路制造厂1440使用由遮罩厂1430制造的遮罩1445来制造集成电路装置1460。因此，集成电路制造厂1440至少间接地使用了集成电路设计布局1422来制造集成电路装置1460。在一些实施例中，半导体晶圆1442由集成电路制造厂1440使用遮罩1445制造，以形成集成电路装置1460。在一些实施例中，集成电路制造包含至少间接地根据集成电路
设计布局1422，执行一或多次微影曝光。半导体晶圆1442包含硅基板或其他具有材料层的适合的基板。半导体晶圆1442进一步包含一或多个掺杂区、介电特征、多级互连等(在后续制造步骤中形成)。
416.制造系统1400中展示了设计厂1420、遮罩厂1430或集成电路制造厂1440作为分开的元件或实体。然而，应理解，设计厂1420、遮罩厂1430或集成电路制造厂1440的其中的一或多者为相同元件或实体的一部分。
417.关于集成电路制造系统(例如，图14的系统1400)及与其相关联的集成电路制造流程的细节可见于例如2016年2月9日授予的美国专利案第9,256,709号、2015年10月1日发布的美国授权前公开案第20150278429号、2014年2月6日发布的美国授权前公开案第20100040838号，及于2007年8月21日授予的美国专利案第7,260,442号，其全部内容经由引用并入本文。
418.此描述的一个方面涉及一种集成电路。在一些实施例中，集成电路包含闸控电路、首部开关电路、第一电源轨、第二电源轨以及第三电源轨。在一些实施例中，闸控电路用于在至少第一电压或第二电压下操作。在一些实施例中，首部开关电路耦接至闸控电路。在一些实施例中，第一电源轨位于晶圆的背面，第一电源轨沿着第一方向延伸，首部开关电路用于透过第一电源轨提供第一电压至闸控电路。在一些实施例中，第二电源轨位于晶圆的背面，第二电源轨沿着第一方向延伸，且在不同于第一方向的第二方向上与第一电源轨分离，第二电源轨用于提供第二电压至闸控电路，第二电压不同于第一电压。在一些实施例中，第三电源轨位于晶圆的背面的相反面的正面，第三电源轨包含在第二方向延伸并在第一方向上分离的第一导体组，第一导体组中的每一个导体用于提供第三电压至首部开关电路。在一些实施例中，首部开关电路包含第一主动区以及第二主动区，第一主动区属于第一掺杂类型，沿着第一方向延伸，且位于晶圆的正面，第二主动区属于第一掺杂类型，沿着第一方向延伸，且位于晶圆的正面，并在第二方向上与第一主动区分离。第一主动区包含第一晶体管组，第一晶体管组在第一电源轨与第三电源轨之间以并联的方式电性连接。第二主动区包含第二晶体管组，第二晶体管组在第一电源轨与第三电源轨之间以并联的方式电性连接。在一些实施例中，集成电路包含第一接点组，第一接点组重叠于至少第一主动区或第二主动区之上，第一接点组沿着第二方向延伸，且位于第三电源轨之下的第一层，第一接点组中的每个接点在第一方向上彼此分离。在一些实施例中，集成电路包含第二导体组，第二导体组沿着第一方向延伸，与第一接点组重叠，且位于与第一层不同的第二层。在一些实施例中，集成电路包含第二接点组，第二接点组重叠于第二主动区之上，第二接点组沿着第二方向延伸，位于第三电源轨之下的第一层，且在第二方向上与第一接点组分离，第二接点组中的每一个接点在第一方向上彼此分离，其中第一接点组与第二主动区不重叠。第二导体组中的每一个导体与第一接点组中的两个以上接点以并联的方式电性连接。在一些实施例中，集成电路包含位于第一接点组与第二导体组之间的第一通路组，第一通路组将第一接点组与第二导体组电性连接。在一些实施例中，集成电路包含第四电源轨以及第二通路组。第四电源轨位于晶圆的背面，第四电源轨沿着第一方向延伸，用于提供第一电压至闸控电路，且在第二方向上与第一电源轨分离。第二通路组位于第四电源轨与第二主动区之间，第二通路组将第四电源轨与第二主动区电性连接。
419.本揭示文件的另一方面涉及一种集成电路。在一些实施例中，集成电路包含第一
电源轨、电源闸控电路、第二电源轨、第三电源轨以及第四电源轨。在一些实施例中，第一电源轨位于晶圆的背面，第一电源轨沿着第一方向延伸且用于提供第一电压。在一些实施例中，电源闸控电路耦接至第一电源轨，且用于提供第一电压至第一电源轨。在一些实施例中，第二电源轨位于晶圆的背面，第二电源轨沿着第一方向延伸，且在第一方向上以及不同于第一方向的第二方向上与第一电源轨分离，第二电源轨用于提供第二电压。在一些实施例中，第三电源轨位于晶圆的正面，即晶圆的背面的相反面，第三电源轨包含第一导体组，第一导体组沿着第二方向延伸，且第一导体组中的每一个导体在第一方向上彼此分离。在一些实施例中，第四电源轨位于晶圆的背面，第四电源轨沿着第一方向延伸，在第二方向上与第一电源轨分离，且在第一方向上与第二电源轨分离。在一些实施例中，第三电源轨与第四电源轨用于提供第三电压至电源闸控电路。在一些实施例中，电源闸控电路包含第一主动区，第一主动区沿第一方向延伸，第一主动区位于晶圆的正面，且位于第一电源轨以及第四电源轨之上，第一主动区包含第一晶体管组，第一晶体管组在第一电源轨与至少第三电源轨或第四电源轨之间以并联的方式电性连接。第一主动区具有i字形状。在一些实施例中，电源闸控电路包含第一主动区、第二主动区、第三主动区以及第四主动区。第一主动区属于第一掺杂类型，第一主动区沿着第一方向延伸，位于晶圆的正面，且位于第一电源轨之上。第二主动区属于第一掺杂类型，第二主动区沿着第一方向延伸，位于晶圆的正面，且位于第四电源轨之上。第三主动区属于第一掺杂类型，第三主动区沿着第一方向延伸，位于晶圆的正面，且位于第四电源轨之上。第四主动区属于第一掺杂类型，第四主动区沿着第一方向延伸，位于晶圆的正面，且位于第一电源轨之上。其中第一主动区、第二主动区、第三主动区以及第四主动区在第二方向上彼此分离。在一些实施例中，集成电路包含第五主动区以及第六主动区。第五主动区属于与第一掺杂类型不同的第二掺杂类型，第五主动区沿着第一方向延伸，位于晶圆的正面，且位于第二电源轨之上，且在第一方向上与第二主动区分离。第六主动区属于第二掺杂类型，第六主动区沿着第一方向延伸，位于晶圆的正面，且位于第二电源轨之上，且在第一方向上与第三主动区分离。在一些实施例中，集成电路包含第一通路组，第一通路组位于第一电源轨与第一主动区之间，第一通路组将第一电源轨以及第一主动区电性连接。在一些实施例中，集成电路包含第二通路组，第二通路组位于第四电源轨与第二主动区与第三主动区之间，第二通路组将第四电源轨电性连接至第二主动区或第三主动区。第二通路组为第一通路组在第一方向中的位移。第一电源轨具有i字形状。
420.本揭示文件的另一方面涉及一种集成电路的形成方法。在一些实施例中，形成方法包含在晶圆的正面制造晶体管组，在与正面相对的晶圆背面制造第一通路组，在晶圆背面设置第一导电材料，进而形成透过第一通路组电性连接至晶体管组的第一电源轨组，在晶圆的正面制造第二通路组，并在晶圆正面设置第二导电材料，进而形成至少透过第二通路组电性连接至晶体管组的第二电源轨组。在一些实施例中，形成方法包含在晶圆的正面制造第一接点组，第一接点组电性连接到晶体管组，在晶圆的正面制作第三通路组，第三通路组电性连接至第一接点组，以及在晶圆的正面设置第三导电材料，进而形成沿着第一方向延伸的第一导体组，第三通路组将第一导体组以及第一接点组电性连接，且第二通路组将第二电源轨组以及第一导体组电性连接。在一些实施例中，在晶圆的正面制造第一接点组包含在晶体管组的主动区上方设置第四导电材料，以及对第四导电材料进行金属切割，进而形成第一接点组。本揭示文件所描述的技术的实现可以包含硬件、方法或过程或者计
算机可存取媒体上的计算机软件。
421.前文概述了数个实施例的特征，使得熟悉此项技术者可更好地理解本案的态样。熟悉此项技术者应了解，可易于使用本案作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。