叠层封装结构和功率变换器的制作方法

1.本发明涉及半导体技术领域，更具体地，涉及叠层封装结构和功率变换器。


背景技术：

2.随着集成电路的功能越来越强、性能和集成度越来越高，以及新型的集成电路出现，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例越来越大。在高压集成电路中，通常会用到自举二极管，如图1所示，为半桥驱动电路。当浮动电源端vs为低电平时，电源vcc通过自举二极管d对自举电容c充电，同时给高压侧的电源vb供电，当浮动电源端vs加高压时，浮动电源端vs上的电压通过自举电容c超过电源vcc端的电压，自举二极管d进入反向截止状态，此时通过自举电容c对高压侧的电路供电。
3.现有技术中的高压集成电路中，自举二极管d通常使用绝缘体上硅(soi)技术或者cmos工艺制备。然而，绝缘体上硅(soi)技术需要特定的衬底，少数晶圆厂具备代工能力，另外需要的晶圆成本较高。对于cmos工艺而言，控制复杂，电路设计要求较高。


技术实现要素：

4.有鉴于此，本发明的目的在于提供一种叠层封装结构，以解决现有技术存在的问题。
5.根据本发明的第一方面，提供一种叠层封装结构，包括：
6.引线框架；
7.晶片，位于所述引线框架的第一表面之上；
8.图案化的第一绝缘层，位于所述晶片的表面上，以将所述晶片的具有相应电极性的金属结构选择性的裸露；
9.电互连结构，位于所述第一绝缘层上，以与裸露的所述晶片的金属结构进行电连接；以及
10.二极管，位于所述电互联结构上，其下表面与所述电互连结构电连接，上表面的电极被连接至所述引线框架的相应引脚。
11.优选地，所述封装结构还包括位于所述电互连结构和所述二极管之间的粘接层，用于将所述电互连结构和二极管进行电连接，并且将所述电互联结构和所述二极管进行固定。
12.优选地，所述粘接层被配置为导电胶，其厚度不大于10um。
13.优选地，所述封装结构还包括位于所述电互联结构之上的图案化的第二绝缘层，用以选择性的裸露所述电互连结构的上表面。
14.优选地，所述第二绝缘层进行开口处理，以使得所述二极管的下表面与裸露的所述电互连结构的上表面之间进行电连接。
15.优选地，在所述二极管的至少一侧超出对应的所述第二绝缘层20-50um。
16.优选地，所述第一绝缘层的厚度不大于10um。
17.优选地，所述电互连结构被配置为呈交叉齿状结构。
18.优选地，所述电互连结构为图案化的金属重布线层，以将所述晶片的金属结构与所述二极管进行电连接，并且将所述二极管的电极引出。
19.优选地，所述电互连结构包括层叠的至少两层不同类型的金属层。
20.优选地，所述电互连结构包括cu金属层,ni金属层以及au金属层。
21.优选地，所述电互连结构的厚度不小于8um。
22.优选地，所述封装结构还包括位于所述电互连结构和所述二极管之间的焊接层，用于焊接所述二极管。
23.优选地，所述焊接层被配置为无铅焊料，其厚度范围为10-15um。
24.优选地，所述第一绝缘层和第二绝缘层包括聚酰亚胺。
25.优选地，所述引线框架为qfn引线框架。
26.优选地，所述叠层封装结构还包括一组金属引线，用以分别从所述电互联结构的上表面，和所述二极管的上表面引线至所述引线框架的相应引脚。
27.根据本发明的第二方面，提供一种功率转换器，包括第一方面所述的封装结构，
28.所述封装结构，包括第一引脚、第二引脚和第三引脚；
29.在所述封装结构内部，所述二极管的阳极被电连接至所述第一引脚，所述二极管的阴极被电连接至所述第二引脚；
30.所述第一引脚和所述功率变换器的地电位之间连接有第一电容；
31.所述第二引脚和所述第三引脚之间连接有第二电容；
32.所述第三引脚连接至所述功率转换器第一晶体管和第二晶体管的公共节点。
33.本发明通过提出一种新的封装结构，借助引线框架作为集成电路的芯片载体，将晶片和二极管封装在一起，避免二极管采用soi技术或cmos工艺进行制备带来的技术壁垒，降低了对二极管制备方法的要求，另外在该封装结构中晶片的排布更具有灵活性，封装结构的引脚数量也不会受到限制，进一步可减小封装的体积。
附图说明
34.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
35.图1示出根据现有技术的半桥驱动电路的结构示意图；
36.图2示出根据本发明实施例的叠层封装结构的横截图；
37.图3示出根据本发明实施例的封装结构的顶面图；
38.图4示出根据本发明实施例的叠层封装结构中电互连结构的结构图。
39.图5示出本发明实施的功率变换器。
具体实施方式
40.以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
41.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
42.如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“a直接在b上面”或“a在b上面并与之邻接”的表述方式。在本技术中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。
43.在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
44.本发明提出一种叠层封装结构，包括引线框架，位于所述引线框架的第一表面之上的晶片，图案化的第一绝缘层，二极管以及电互连结构。在所述晶片的表面上图案化所述第一绝缘层，用于电压隔离并且保护所述晶片，并且将所述晶片的具有相应电极性的金属结构选择性的裸露。所述电互连结构位于所述第一绝缘层之上，用以与裸露的所述晶片的金属结构进行电连接，并且将所述二极管的电极引出，以便于完成电器连接。二极管位于所述电互连结构上，其下表面与所述电互连结构电连接，上表面的电极被连接至所述引线框架的相应引脚。在本实施例中，二极管被配置为普通的硅基二极管。优选地，所述引线框架为qfn引线框架，具有体积小、重量轻的特性。本实施例中叠层封装结构通过相关工艺流程将晶片和二极管封装在一起，避免二极管采用soi技术或cmos工艺进行制备带来的技术壁垒，降低了对二极管制备方法的要求，另外在该封装结构中晶片的排布更具有灵活性，封装结构的引脚数量也不会受到限制，进一步可减小封装的体积。
45.图2示出根据本发明实施例的叠层封装结构的横截图。如图2所示，所述封装结构包括引线框架200，晶片202，图案化的第一绝缘层203，电互连结构204以及二极管206。晶片202安装在引线框架200的第一表面之上，所述图案化的第一绝缘层203位于晶片202的表面上，用于进行电压隔离和保护晶片202，并且将晶片202的具有相应电极性的金属结构选择性的裸露。图案化的电互连结构204位于第一绝缘层203的表面上，以与裸露的晶片202的金属结构进行电连接。二极管206位于电互连结构204之上，其下表面与电互连结构204进行电连接，上表面电极被连接至引线框架200的相应引脚，以将以将所述晶片的金属结构与所述二极管206进行电连接，并且将二极管206的电极引出，从而便于完成电器连接
46.在本实施例中，第一绝缘层203包括聚酰亚胺材料，所述第一绝缘层通过pvd工艺或cvd工艺或涂布工艺形成。优选地，第一绝缘层203的具有预设的厚度，用于电压隔离并且保护所述晶片。第一绝缘层203的厚度根据工厂的工艺能力以及绝缘层本省引起的翘曲问题进行设计。优选地，第一绝缘层203的厚度不大于10μm。本实施例中叠层封装结构选用聚酰亚胺钝化封装技术，性能优良、工艺操作相对简便、适宜产品批量生产的目标。所述电互连结构204为金属重布线层，包括至少两层不同类型的金属层。优选地，所述电互连结构204包括cu金属层，ni金属层，以及au金属层，可以通过电镀的工艺形成。当然，在替代的实施例中，所述电互连结构204也可选择其他金属，或其他合适的工艺。优选地，电互连结构204的厚度为不小于8um。
47.进一步地，所述封装结构还包括位于引线框架200和晶片202之间的第一粘结层
201，以及位于电互连结构204和二极管206之间的第二粘结层205。第一粘结层201用以将晶片202安装在引线框架200之上，第二粘结层205用以将二极管206安装在电互连结构204之上。在本实施例中，第一粘结层201和第二粘结层205被配置为导电胶。优选地，第二粘结层205厚度在10um以内。在另一种实现方式中，第二粘结层205被配置为焊接层，用于焊接二极管206。优选地，所述焊接层被配置为无铅焊料，其厚度范围为10-15um。
48.进一步地，所述封装结构还包括图案化的第二绝缘层(图中未示出)，位于电互连结构204之上，并且选择性地裸露电互连结构204的上表面。所述第二绝缘层用以与电互连结构204共同改善与二极管206的接触面，从而更好地起固定联接和支承的作用。在本实施例中，所述第二绝缘层进行开口处理，以选择性地裸露电互连结构204的上表面，从而使得二极管的下表面与裸露的所述电互连结构的上表面之间进行电连接。优选地，在所述二极管的至少一侧超出对应的所述第二绝缘层20-50um。优选地，所述第二绝缘层包括聚酰亚胺材料，所述第二绝缘层通过pvd工艺或cvd工艺或涂布工艺形成。
49.在本实施例中，对所述引线框架200的表面进行刻蚀工艺，所述刻蚀起始于引线框架200的表面并沿着所述引线框架的厚度方向延伸，并停止于所述引线框架200中，即所述刻蚀的深度小于所述引线框架200的厚度。在引线框架200的表面形成凹凸形状，所述凸处部分的表面为引线框架引脚的外引脚层图案。所述引线框架200的引脚包括分布在引线框架的边缘区域的第二类型的引脚2001和分布在引线框架的中间第一类型的引脚2002，所述第二类型的引脚2001呈l型，所述第一类型的引脚2002呈t型。
50.在本实施例中，根据电路设计需求，该封装结构分别从二极管206，电互连结构204以及晶片202引线至引脚2001完成结合，以为电源和信号的分配提供电路连接。应理解，本实施例中引线键合为示例性示意图，不对此进行限制。
51.图3示出根据本发明的实施例封装结构的顶面图。如图3所示，该封装结构的顶面图结构与图2中截面图相对应，从下而上依次示出了封装结构的每个部分。引线框架200包括位于其边缘区域的引脚2001以及位于其内部区域的引脚vcc。该封装结构包括引线框架200，晶片202，第一绝缘层203，电互连结构204以及二极管206。进一步地，所述封装结构还包括位于引线框架200的基岛和晶片202之间的第一粘结层201，以及位于电互连结构204和二极管206之间的第二粘结层205。本实施例中叠层封装结构中各部分的组成和连接关系和图2中截面图相对应，具体内容不再赘述。
52.在本实施例中，电互连结构204分别引线至引脚vcc以及引脚2001完成结合，二极管206引线至引脚2001完成结合。应理解，本实施例中引线键合为示例性示意图，不对此进行限制。
53.图4示出根据本发明的实施例叠层封装结构中电互连结构的结构图。封装结构中通常会面临分层的问题，通常由于粘结层的粘结力不够或者引线框架有污染，例如生锈等，导致封装结构分层。为了增强抗分层能力，本实施例封装结构对电互连结构204进行了特殊处理。优选地，电互联结构204被配置为交叉齿结构，以增强电互连结构的粘接力，从而增强抗分层能力，如图4所示。
54.图5示出根据本发明的实施例的功率转换器。如图5所示，本实施例中功率变换器包括上述实施例中叠层封装结构5。该叠层封装结构5包括第一引脚vcc、第二引脚vb和第三引脚vs。在封装结构5内部，所述二极管的阳极被电连接至第一引脚vcc，所述二极管的阴极
被电连接至所述第二引脚vb。第一引脚vcc和所述功率变换器的地电位之间连接有第一电容c1；第二引脚vb和第三引脚vs之间连接有第二电容c2；第三引脚vs连接至所述功率转换器中第一晶体管q1和第二晶体管q2的公共节点。当第三引脚vs为低电平时，第一引脚vcc上电压通过二极管对第二电容c2充电，同时给第二引脚vb供电，当第三引脚vs加高压时，第三引脚vs上的电压通过第二电容c2超过第一引脚vcc上电压，二极管进入反向截止状态，此时通过第二电容c2对高压侧的电路供电。该功率变换器是本发明实施例中叠层封装结构的一种应用实施例，应理解，本发明实施例中叠层封装结构可以应用在其他电路拓扑中。
55.本发明通过提出一种新的叠层封装结构，借助引线框架作为集成电路的芯片载体，将晶片和二极管封装在一起，避免二极管采用soi技术或cmos工艺进行制备带来的技术壁垒，降低了对二极管制备方法的要求，另外在该封装结构中晶片的排布更具有灵活性，封装结构的引脚数量也不会受到限制，进一步可减小封装的体积。
56.应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
57.依照本发明实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。