一种新型纳米墙NWaFET的制作及其验证方法

一种新型纳米墙nwafet的制作及其验证方法
技术领域
1.本发明专利涉及集成电路技术领域，尤其指一种新型纳米墙nwafet的制作及其验证方法。


背景技术：

2.总剂量效应严格地讲称为“总电离剂量效应”(total ionizing dose，tid),是大量的辐射粒子进入半导体器件材料内部，与材料的原子核外电子发生电离作用产生额外的电荷，这些电荷在器件内的氧化层堆积、或者在si/sio2交界面诱发界面态，导致器件性能逐步退化、乃至最终丧失的现象。tid效应会导致晶体管器件的阈值电压漂移、漏电流增大、迁移率下降等诸多不利现象发生，使芯片性能退化，无法正常工作。
3.例如，环栅结构，虽然抑制了沟道与sti的直接接触，从而抑制了sti寄生沟道的形成，但在实际应用中，环栅由于栅极需要环绕一圈的特点，其设计灵活性遭到限制，以最小尺寸为例，环栅所能达到的最小宽长比仅为8:1。其次环栅结构需要占用许多芯片面积，不利于大规模集成。


技术实现要素：

4.(一)要解决的问题
5.主要用于解决tid效应的影响，进而解决由于tid效应导致的晶体管器件的阈值电压漂移、漏电流增大、迁移率下降等诸多不利现象，防止芯片性能退化，提供一种新型纳米墙nwafet的制作及其验证方法。
6.(二)技术方案
7.根据本发明的第一方面，提供了一种新型纳米墙nwafet的制作方法，制作方法包括以下步骤：
8.s1外延生长：首先在p型衬底上通过外延生长技术依次生长出具有一定厚度的外延层，外延层从下往上依次为n+外延层和n-外延层、p+外延层、本征硅层；
9.s2刻蚀：将外延层多余的部分刻蚀除去，余下部分作为n-漏区、沟道p+区、本征硅注入层；
10.s3热氧化：刻蚀的部分通过热氧化工艺，生长sio2层；
11.s4离子注入：在本征硅注入层上，通过离子注入工艺形成n-源区，n-源区中再通过离子注入形成n+源区和沟道p+区的掺杂；
12.s5再刻蚀：进一步刻蚀得到环形槽和矩形槽；
13.s6淀积金属：在环形槽和矩形槽内淀积金属。
14.作为优选的技术方案，n-漏区、沟道p+区、n-源区与n+源区共同构成有源区。
15.作为优选的技术方案，s5步骤中，环形槽与矩形槽均需刻蚀至n+外延层上方，环形槽是以有源区为中心进行刻蚀得到的，环形槽底部留有一定厚度的sio2隔离层，环形槽侧面留有一定厚度的sio2栅氧化层，矩形槽内sio2应刻蚀完全。
16.根据本发明的第二方面，提供了一种新型纳米墙nwafet的验证方法，验证方法包括以下步骤：
17.s7版图设计与流片:设计相应宽长比的器件，同时设置对比参照组，并进行抽样测试；
18.s8封装：对所设计的带有抗辐照结构器件的芯片进行一定的pcb封装；
19.s9辐照：将器件进行辐照测试。
20.作为优选的技术方案，s7步骤中，五种宽长比的器件，分别为2:0.2、2:0.6、10:3、30:3和30:9，同时对芯片进行抽样测试。
21.作为优选的技术方案，抽样测试所用的仪器为探针台和半导体参数测试仪4155b。
22.作为优选的技术方案，s8步骤中，封装样品芯片处的矩形长4mm，宽3mm，整个板长31mm，宽30mm，共24脚，pin孔间距为2.54mm，p1与p2的孔间距为15mm，右边为“dip24”字样，所有样品焊接2.54mm排针，且实验中使用了锁紧座，用于固定接受辐照的芯片。
23.作为优选的技术方案，s9步骤中，主要分为两部分进行，第一部分让部分样品接受辐照，至200krad(si)剂量点时停止辐照并进行移位测试；第二部分让部分样品接受辐照，分别在300krad(si)、600krad(si)、900krad(si)、1200krad(si)、1500krad(si)、1800krad(si)剂量点进行移位测试。
24.作为优选的技术方案，测试设备为研究所的keithley 4200-scs/f半导体参数测试系统，被测样品放置在4200配备的测试盒中，测试时环境温度为室温。
25.(三)有益效果
26.本发明的有益效果在于：
27.(1)nwafet，是一种新型纳米墙纵向结构，从上到下依次为n+源区、n-源区、p+沟道区、n-漏区、n+漏区和衬底，四周被金属栅极环绕包围，采取此结构可以将沟道与sti分离，辐照后只受到栅氧化层中固定空穴的作用，因此可以有效提高抗tid效应能力。
28.(2)由于nwafet器件的沟道采用了重掺杂，因此其可以有效抑制栅氧化层内部和界面处的固定空穴对电子的吸引，从而抑制阈值电压v
th
的漂移和关断电流i
off
的增加，抑制了tid效应。
29.(3)在辐照验证的版图设计与流片时，选择的较小尺寸器件能够验证小尺寸下所设计的结构的抗辐照能力，并设计其他尺寸用于对比。版图中，每个器件的引脚单独连出，避免了器件间在施加激励时的相互影响。
30.(4)在实验中使用了锁紧座，用于固定接受辐照的芯片，这样做可以节省许多固定和取下芯片的时间，避免因退火而导致测试结果有误差。
附图说明
31.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
32.图1是本发明的结构示意图；
33.图2是本发明的制作方法流程图；
34.图3是本发明的验证方法流程图；
35.图4是本发明的转移特性曲线图；
36.图5是本发明的输出特性曲线图；
37.图6是不同tid下，本发明的转移特性曲线；
38.图7是不同tid下，本发明的阈值电压变化量δv
th
；
39.图8是不同tid下，本发明的关断电流i
off
；
40.图9是在指定沟道掺杂浓度中不同tid下，本发明的转移特性曲线；
41.图10是在不同沟道掺杂浓度中不同tid下，本发明的阈值电压变化量δv
th
；
42.图11是在不同沟道掺杂浓度中不同tid下，本发明的关断电流i
off
。
43.1-p型衬底；2-外延层；3-n+外延层；4-n-外延层；5-p+外延层；6-本征硅层；7-n-漏区；8-沟道p+区；9-本征硅注入层；10-n-源区；11-n+源区；12-环形槽；13-矩形槽；14-有源区；15-sio2隔离层；16-sio2栅氧化层；17-sio2层。
具体实施方式
44.结合附图对本发明一种新型纳米墙nwafet的制作及其验证方法，做进一步说明。
45.如附图所示是一种新型纳米墙nwafet的制作方法，包括以下步骤：
46.s1外延生长：首先在p型衬底1上通过外延生长技术依次生长出具有一定厚度的外延层2，外延层2从下往上依次为n+外延层3和n-外延层4、p+外延层5、本征硅层6；
47.s2刻蚀：将外延层2多余的部分刻蚀除去，余下部分作为n-漏区7、沟道p+区8、本征硅注入层9；
48.s3热氧化：刻蚀的部分通过热氧化工艺，生长sio2层17；
49.s4离子注入：在本征硅注入层9上，通过离子注入工艺形成n-源区10，n-源区10中再通过离子注入形成n+源区11和沟道p+区8的掺杂；
50.s5再刻蚀：进一步刻蚀得到环形槽12和矩形槽13；
51.s6淀积金属：在环形槽12和矩形槽13内淀积金属。
52.进一步地，n-漏区7、沟道p+区8、n-源区10与n+源区11共同构成有源区14。
53.进一步地，s5步骤中，环形槽12与矩形槽13均需刻蚀至n+外延层3上方，环形槽12是以有源区14为中心进行刻蚀得到的，环形槽12底部留有一定厚度的sio2隔离层15，环形槽12侧面留有一定厚度的sio2栅氧化层16，矩形槽13内sio2应刻蚀完全。
54.如附图所示是一种新型纳米墙nwafet的验证方法，包括以下步骤：
55.s7版图设计与流片:设计相应宽长比的器件，同时设置对比参照组，并进行抽样测试；
56.s8封装：对所设计的带有抗辐照结构器件的芯片进行一定的pcb封装；
57.s9辐照：将器件进行辐照测试。
58.进一步地，s7步骤中，五种宽长比的器件，分别为2:0.2、2:0.6、10:3、30:3和30:9um。同时对芯片进行抽样测试。
59.进一步地，抽样测试所用的仪器为探针台和半导体参数测试仪4155b。
60.进一步地，s8步骤中，封装样品芯片处的矩形长4mm，宽3mm，整个板长31mm，宽30mm，共24脚，pin孔间距为2.54mm，p1与p2的孔间距为15mm，右边为“dip24”字样，所有样品
焊接2.54mm排针，且实验中使用了锁紧座，用于固定接受辐照的芯片。
61.进一步地，s9步骤中，主要分为两部分进行，第一部分让部分样品接受辐照，至200krad(si)剂量点时停止辐照并进行移位测试；第二部分让部分样品接受辐照，分别在300krad(si)、600krad(si)、900krad(si)、1200krad(si)、1500krad(si)、1800krad(si)剂量点进行移位测试。
62.进一步地，测试设备为研究所的keithley 4200-scs/f半导体参数测试系统，被测样品放置在4200配备的测试盒中，测试时环境温度为室温。
63.本发明旨在增强器件的抗tid效应，基本原理如下：
64.(1)栅氧化层的厚度越薄，则器件的抗tid效应越强。
65.(2)掺杂浓度越高，则器件的抗tid效应越强。
66.本发明设计的新型的纳米墙场效应晶体管(nano-wall field effect transistor,nwafet)器件结构，该器件为沟道重掺杂的纵向器件，从上到下依次为n+源区、n-源区、p+沟道区、n-漏区、n+漏区和衬底，四周被金属栅极环绕包围，并通过刻槽，淀积金属的方式将漏极引出。由于nwafet器件的沟道采用了重掺杂，因此其可以有效抑制栅氧化层内部和界面处的固定空穴对电子的吸引，从而抑制阈值电压v
th
的漂移和关断电流i
off
的增加。此外由于栅极将沟道环绕包围，因此也消除了沟道与sti的接触，辐照后只受到栅氧化层中固定空穴的作用，因此可以有效提高抗tid效应能力。
67.同时，本发明为了验证新型纳米墙nwafet器件的抗tid效应的有效性，分别设计了基于普通pes-nmos晶体管和新型纳米墙nwafet晶体管的版图，并使用了0.18um工艺进行流片。流片成功后，先后进行了两次辐照实验。
68.(1)初测后，选取每种宽长比的普通pes-nmos器件各3只，以及每种宽长比的新型纳米墙nwafet器件各3只，共计30只器件，放置在辐照板中，样品的“p1”字样方向与锁紧座的拉杆位置同向，并垂直放置在60co-γ射线辐照室中进行第一部分辐照实验。实验中辐射剂量率为99.41rad(si)/s，距离源中心的位置为25cm，温度20℃，湿度40％rh。
69.辐照过程中，器件偏置为on态，即栅极电压vg为1.8v，源极电压vs和漏极电压vd都为0v，辐照板的vdd端接1.8v电压，gnd端接地。当辐射剂量累积至196.83krad(si)时停止辐照并断电，共计33分钟。辐照停止后，对所有被辐照器件进行转移特性的移位测试，测试条件为漏极电压vd分别取0.1v和1.8v情况下，栅极电压vg从-0.3v扫描至1.8v，步长为0.02v。
70.(2)同样选取每种宽长比的普通pes-nmos器件各3只，以及每种宽长比的新型纳米墙nwafet器件各3只，共计30只器件，放置在辐照板中，并垂直放置在60co-γ射线辐照室中进行第二部分辐照实验。实验中辐射剂量率为254.063rad(si)/s，距离源中心的位置为25cm，温度21℃，湿度40％rh。
71.同样的，在辐照过程中，器件偏置为on态，即栅极电压vg为1.8v，源极电压vs和漏极电压vd都为0v，辐照板的vdd端接1.8v电压，gnd端接地。当辐射剂量分别累积至300krad(si)、600krad(si)、900krad(si)、1200krad(si)、1500krad(si)和1800krad(si)时停止辐照，并对所有被辐照器件进行转移特性的移位测试，测试条件为漏极电压vd分别取0.1v和1.8v情况下，栅极电压vg从-0.3v扫描至1.8v，步长为0.1v。测试完成后将器件放回辐照室中继续辐照，直至实验完成。
72.为更好地体现本发明的优越性，详见以下实验数据：
73.a.静态特性仿真
74.为验证建立的nwafet器件的可行性，首先仿真了其转移特性曲线和输出特性曲线。仿真转移特性曲线时，漏极电压为1.8v，栅极电压从0v扫描到1.8v；仿真输出特性曲线时，先将栅极电压扫描到几个固定电压，再将漏极电压从0v扫描到1.8v，仿真结果见附图4-5。
75.使用固定电流法，从nwafet的转移特性曲线中，可以得到其阈值电压v
th
为0.737v，关断电流i
off
为8.556
×
10-15
a。
76.b.tid效应仿真
77.经过计算并在氧化物内部和界面处添加固定空穴后，仿真得到了不同tid下nwafet器件的转移特性曲线，如附图6所示。
78.从上图可以看出，nwafet器件在不同的tid下，其漏电流相比没有辐照时基本没有增加，表明nwafet具有很好的抗tid效应能力。仿真结果的具体参数见下表。
79.不同tid下的nwafet静态特性
[0080][0081]
可以看出，在tid等于100krad(si)时，nwafet的阈值电压v
th
为0.713v，关断电流i
off
为7.435
×
10-15
a，相比未辐照时阈值电压负方向漂移了0.024v，关断电流减小了约13.1％。在tid等于200krad(si)时，nwafet的阈值电压v
th
为0.689v，关断电流i
off
为6.924
×
10-15
a，相比未辐照时阈值电压负方向漂移了0.048v，关断电流减小了约19.1％。在tid等于300krad(si)时，nwafet的阈值电压v
th
为0.666v，关断电流i
off
为7.851
×
10-15
a，相比未辐照时阈值电压负方向漂移了0.071v，关断电流减小了约8.2％。在tid等于400krad(si)时，nwafet的阈值电压v
th
为0.640v，关断电流i
off
为1.140
×
10-14
a，相比未辐照时阈值电压负方向漂移了0.097v，关断电流是未辐照时的1.33倍。在tid等于500krad(si)时，nwafet的阈值电压v
th
为0.619v，关断电流i
off
为1.879
×
10-14
a，相比未辐照时阈值电压负方向漂移了0.118v，关断电流是未辐照时的2.20倍。
[0082]
附图7-8为nwafet的阈值电压变化量δv
th
和tid的关系曲线和nwafet的关断电流i
off
与tid的关系曲线。由结果可以看出，nwafet具有良好的加固tid效应的能力。
[0083]
c.沟道掺杂浓度对tid效应的影响
[0084]
为了研究了沟道的掺杂浓度对nwafet的tid效应的影响，保持其他参数不变，只改变沟道区的掺杂浓度，提高为1
×
10
19
cm-3
，并调节阈值电压。仿真了此掺杂浓度下的tid效应，如附图9所示。
[0085]
从上图中可以看出，增加沟道掺杂浓度可以减小nwafet的关断电流i
off
，提高pes-nmos的抗tid效应能力。从仿真结果中提取出关键参数，如下表所示
[0086]
沟道掺杂浓度为1
×
10
19
cm-3
时，不同tid下pes-nmos的静态特性
[0087][0088]
比较上表可以看出，沟道掺杂浓度提高后，nwafet的阈值电压变化量δv
th
和关断电流i
off
基本不变，表明nwafet已经具有很好的抗tid效应能力，提高沟道掺杂浓度对其影响不大。附图10-11为不同沟道掺杂浓度下，nwafet的阈值电压变化量δv
th
和tid的关系曲线和为不同沟道掺杂浓度下，nwafet的关断电流i
off
与tid的关系曲线。
[0089]
上面所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定，在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。