一种可控硅静电放电保护结构的制作方法

1.本发明涉及集成电路技术领域，尤其是涉及一种可控硅静电放电保护结构。


背景技术：

2.随着微电子器件向尺寸微缩和功能集成，芯片的静电放电（electrostatic discharge，esd)变得越来越重要。一方面小尺寸器件的栅介质和隔离更薄，导致器件承受静电的能力变弱，从而使得静电放电器件设计的窗口变窄；另一方面越来越多模块集成在同一硅基板上，导致芯片遭受静电放电的风险越来越大。现有的可控硅静电放电保护结构的静电放电泄放能力较差，导致静电放电的保护效果较差。


技术实现要素：

3.本发明提供了一种可控硅静电放电保护结构，以解决现有的可控硅静电放电保护结构的静电放电泄放能力较差，导致静电放电的保护效果较差的技术问题。
4.本发明的实施例提供了一种可控硅静电放电保护结构，包括：衬底、n阱、第一隔离槽、第二隔离槽、第三隔离槽、第一n+注入区、第一p+注入区、第二n+注入区、第二p+注入区、第一esd注入层和第二esd注入层；所述n阱设置在所述衬底的表面区域；所述n阱从一端到另一端依次设置有所述第一隔离槽、第一esd注入层、第二隔离槽、第二esd注入层和第三隔离槽；所述第一esd注入层的两侧分别与所述第一隔离槽和所述第二隔离槽连接，所述第二esd注入层的两侧分别与所述第二隔离槽和所述第三隔离槽连接；所述第一esd注入层的表面设置有所述第一n+注入区和所述第一p+注入区，所述第二esd注入层的表面设置有所述第二n+注入区和所述第二p+注入区。
5.进一步的，所述第一p+注入区到所述第二n+注入区的路径为scr泄放路径。
6.进一步的，所述第一p+注入区、所述第一n+注入区、所述第二p+注入区和所述第二n+注入区构成二极管串路径。
7.进一步的，所述第一esd注入层和所述第二esd注入层均为p型esd注入层。
8.进一步的，所述隔离槽为浅隔离槽。
9.本发明实施例在第一esd注入层的上方设置有第一有源区，第一esd注入层的上方设置有第二有源区，其中第一有源区包括第一n+注入区和第一p+注入区，第二有源区包括第二n+注入区和第二p+注入区。在本发明实施例中，所述第一p+注入区、所述第一n+注入区、所述第二p+注入区和所述第二n+注入区构成二极管串路径，该二极管串路径在电路中表示为由两个n+/p-esd型二极管串联构成，这两个n+/p-esd型二极管利用有源区和硅化物阻拦层屏蔽掉了n阱上的部分sti区域（浅隔离槽），相比于现有的sti二极管，本发明实施例的二极管串路径的电流路径更短，从而使得导通电阻更小，能够优化瞬态过冲电压，进而能够有效提高静电放电防护的效果。
10.进一步的，本发明实施例的scr泄放路径为第一p+注入区到第二n+注入区的路径，即在电路结构中scr泄放路径为第一p+注入区对应的pnp晶体管q3（p 型有源区/p-esd/n 阱/p-esd）和npn晶体管q4（n 型有源区/p-esd/n 阱）组成，从而能够实现最小尺寸的工艺，且不存在二极管的寄生电阻，能够进一步增强scr的泄放能力，从而能够进一步提高静电放电防护的效果。
附图说明
11.图1是本发明实施例提供的一种可控硅静电放电保护结构的示意图；图2是本发明实施例提供的一种可控硅静电放电保护结构的又一示意图；图3是本发明实施例提供的一种静电放电保护电路的结构示意图。
具体实施方式
12.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
13.在本技术的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
14.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
15.请参阅图1，本发明的实施例提供了一种可控硅静电放电保护结构，包括：衬底10、n阱20、第一隔离槽30、第二隔离槽40、第三隔离槽50、第一n+注入区60、第一p+注入区70、第二n+注入区80、第二p+注入区90、第一esd注入层100和第二esd注入层110；在本发明实施例中，第一esd注入层100和第二esd注入层110均为p-esd区域，即为主流纳米级cmos工艺普遍存在的p型esd注入层，该p型注入层可以用于改善传统ggnmos器件的esd防护能力，即达到降低触发电压以及提高损失失效电流的效果，也用于在n阱20内构造纵向npn晶体管和纵向scr（silicon controlled rectifier 可控硅）结构。在一种实施方式中，p型注入层需要将其上方的n型有源区和下方的n阱20完全隔离。
16.所述n阱20设置在所述衬底10的表面区域；在本发明实施例中，n阱20设置在衬底10的表面区域，n阱20上设置有多个元器件。
17.所述n阱20从一端到另一端依次设置有所述第一隔离槽30、第一esd注入层100、第二隔离槽40、第二esd注入层110和第三隔离槽50；所述第一esd注入层100的两侧分别与所述第一隔离槽30和所述第二隔离槽40连接，所述第二esd注入层110的两侧分别与所述第二
隔离槽40和所述第三隔离槽50连接；在本发明实施例中，n阱20的两端均设置有一个隔离槽，分别为第一隔离槽30和第三隔离槽50，两个隔离槽之间设置有第一esd注入层100、第二隔离槽40和第二esd注入层110。
18.所述第一esd注入层100的表面设置有所述第一n+注入区和所述第一p+注入区70，所述第二esd注入层110的表面设置有所述第二n+注入区80和所述第二p+注入区90。
19.在第一esd注入层100的上方设置有第一有源区，第一esd注入层100的上方设置有第二有源区，其中第一有源区包括第一n+注入区60和第一p+注入区70，第二有源区包括第二n+注入区80和第二p+注入区90。在本发明实施例中，所述第一p+注入区70、所述第一n+注入区60、所述第二p+注入区90和所述第二n+注入区80构成二极管串路径，该二极管串路径在电路中表示为由两个n+/p-esd型二极管串联构成，这两个n+/p-esd型二极管利用有源区和硅化物阻拦层屏蔽掉了n阱20上的部分sti区域（浅隔离槽），相比于现有的sti二极管，本发明实施例的二极管串路径的电流路径更短，从而使得导通电阻更小，能够优化瞬态过冲电压，进而能够有效提高静电放电防护的效果。
20.进一步的，本发明实施例的scr泄放路径为第一p+注入区70到第二n+注入区80的路径，即在电路结构中scr泄放路径为第一p+注入区70对应的pnp晶体管q3（p 型有源区/p-esd/n 阱/p-esd）和npn晶体管q4（n 型有源区/p-esd/n 阱）组成，从而能够实现最小尺寸的工艺，且不存在二极管的寄生电阻，能够进一步增强scr的泄放能力，从而能够进一步提高静电放电防护的效果。
21.请参阅图2-3，在一个实施例中，所述第一p+注入区70到所述第二n+注入区80的路径为scr泄放路径。
22.在本发明实施例中，第一p+注入区70和所述第二n+注入区80由一个第三隔离槽50隔离开，且第一p+注入区70设置在第一esd注入层100上，第二n+注入区80设置在第二esd注入层110上，第一esd注入层100和第二esd注入层110之间也通过一个第二隔离槽40进行隔离。scr泄放路径如图3所示，本发明实施例的scr泄放路径由两个晶体管组成，分别为晶体管q3和晶体管q4，晶体管q3和晶体管q4形成正反馈进行esd泄放。
23.在本发明实施例中，衬底可以为p型衬底。在一种具体的实施方式中，还可以在p型衬底和n阱之间添加深n阱，通过背偏进行调控。
24.请参阅图2-3，在一个实施例中，所述第一p+注入区70、所述第一n+注入区60、所述第二p+注入区90和所述第二n+注入区80构成二极管串路径。
25.本发明实施例构成的二极管串路径能够进一步提高esd的泄放能力，具体为通过：通过所述第一p+注入区70、所述第一n+注入区60、所述第二p+注入区90和所述第二n+注入区80构成二极管串路径，该二极管串路径在电路中表示为由两个n+/p-esd型二极管串联构成，这两个n+/p-esd型二极管利用有源区和硅化物阻拦层屏蔽掉了n阱20上的部分sti区域（浅隔离槽），使得电流路径更短，从而使得导通电阻更小，能够优化瞬态过冲电压，进而能够有效提高静电放电防护的效果。
26.在一个实施例中，所述第一esd注入层100和所述第二esd注入层110均为p型esd注入层。
27.在一个实施例中，所述隔离槽为浅隔离槽。
28.实施本发明实施例，具有以下有益效果:本发明实施例在第一esd注入层100的上方设置有第一有源区，第一esd注入层100的上方设置有第二有源区，其中第一有源区包括第一n+注入区60和第一p+注入区70，第二有源区包括第二n+注入区80和第二p+注入区90。在本发明实施例中，所述第一p+注入区70、所述第一n+注入区60、所述第二p+注入区90和所述第二n+注入区80构成二极管串路径，该二极管串路径在电路中表示为由两个n+/p-esd型二极管串联构成，这两个n+/p-esd型二极管利用有源区和硅化物阻拦层屏蔽掉了n阱20上的部分sti区域（浅隔离槽），相比于现有的sti二极管，本发明实施例的二极管串路径的电流路径更短，从而使得导通电阻更小，能够优化瞬态过冲电压，进而能够有效提高静电放电防护的效果。
29.进一步的，本发明实施例的scr泄放路径为第一p+注入区70到第二n+注入区80的路径，即在电路结构中scr泄放路径为第一p+注入区70对应的pnp晶体管q3（p 型有源区/p-esd/n 阱/p-esd）和npn晶体管q4（n 型有源区/p-esd/n 阱）组成，从而能够实现最小尺寸的工艺，且不存在二极管的寄生电阻，能够进一步增强scr的泄放能力，从而能够进一步提高静电放电防护的效果。
30.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。