用于GAA器件的沟道结构以及制备方法

用于gaa器件的沟道结构以及制备方法
技术领域
1.本发明涉及半导体器件领域，尤其涉及一种用于gaa器件的沟道结构以及制备方法。


背景技术：

2.目前现有的esd应力技术需要在gaa多种复杂平面上外延，容易出现缺陷，难以获得所需的高应力。因而开发一种可以提供gaa器件预应力的工艺，成为本领域技术人员亟待要解决的技术重点。


技术实现要素：

3.本发明提供一种用于gaa器件的沟道结构以及制备方法，以解决nmos器件的区域的源区和漏区难以提供沟道叠层所需的高应力问题。
4.根据本发明的第一方面，提供了一种用于gaa器件的沟道结构，包括：
5.衬底；
6.形成于所述衬底上的第一区域的第一应力结构层；以及
7.沟道叠层；所述沟道叠层形成于所述第一应力结构层和所述衬底的第二区域上；
8.其中，所述第一区域为用于形成nmos器件的区域，所述第二区域为用于形成pmos器件的区域；所述第一应力结构层用于提供第一区域的所述沟道叠层所需的应力。
9.可选的，所述沟道结构还包括：
10.第二应力结构层；所述第二应力结构层形成于所述衬底的所述第二区域上，且位于所述衬底与所述沟道叠层之间；其中，所述第二应力结构层用于提供所述第二区域的所述沟道叠层所需的应力。
11.可选的，所述第一应力结构层和/或所述第二应力结构层与所述沟道叠层之间还包括第一保护层。
12.可选的，所述第一应力结构层的材料为sic，所述第二应力结构层的材料为sige。
13.可选的，所述第一保护层的材料为si。
14.可选的，所述第一应力结构层和所述第二应力结构层的厚度均在临界厚度以上。
15.根据本发明的第二方面，提供了一种用于gaa器件的沟道结构的制备方法，该方法包括以下步骤：
16.提供一衬底；
17.在所述衬底上的第一区域中形成第一应力结构层；
18.形成沟道叠层；所述沟道叠层形成于所述第一应力结构层和所述衬底的第二区域上。
19.可选的，在所述衬底上的第一区域中形成第一应力结构层，具体包括：
20.在所述衬底上涂覆第一光刻胶，曝光并显影所述第一光刻胶以形成第一图形化的光刻胶；
21.以所述第一图形化的光刻胶为掩膜刻蚀所述第一区域的所述衬底的表层以形成第一空腔；
22.在所述第一空腔中填充第一应力结构层，去除所述第一图形化的光刻胶。
23.可选的，在所述衬底上的第一区域中形成第一应力结构层之前还包括：
24.形成第二应力结构层；所述第二应力结构层形成于所述衬底上的所述第二区域且直接接触所述衬底。
25.可选的，所述形成第二应力结构层，具体包括：
26.在所述衬底上外延第二结构层；
27.在所述第二结构层上涂覆第二光刻胶，曝光并显影所述第二光刻胶以形成第二图形化的光刻胶；
28.以所述第二图形化的光刻胶为掩膜刻蚀掉所述第一区域的所述第二应力结构层以形成第二空腔，保留所述第二区域的剩余的所述第二应力结构层形成所述第二应力结构层。
29.可选的，所述的用于gaa器件的沟道结构的制备方法，具体包括：在所述衬底上的第一区域中形成第一应力结构层，具体包括：
30.在所述第二空腔中形成第一应力结构层；
31.去除所述第二图形化的光刻胶。
32.可选的，用于gaa器件的沟道结构的制备方法，形成沟道叠层之前还包括：
33.在所述第一应力结构层和所述第二应力结构层上形成第一保护层。
34.根据本发明的第三方面，提供了一种gaa器件的制备方法，包括：本发明第二方面任一项所述的用于gaa器件的沟道结构的制备方法。
35.根据本发明的第四方面，提供了一种gaa器件，包括本发明第一方面任一项所述的用于gaa器件的沟道结构。
36.根据本发明的第五方面，提供了一种电子设备，包括本发明第四方面所述的gaa器件。
37.本发明提供的一种用于gaa器件的沟道结构，通过在nmos器件的区域的沟道叠层与衬底之间引入第一应力结构层的方式，为nmos器件的区域的沟道层提供了预应力，因而降低了对后续工艺中制作nmos器件的区域的源区和漏区提供的应力的需求，解决了nmos器件的区域的源区和漏区难以提供沟道叠层所需的高应力的问题，实现了nmos器件的区域的应力提供的成功率提高的效果。降低了后续nmos器件的区域的源区和漏区的制作难度。
38.进一步地，本发明提供的技术方案通过在nmos器件的区域和pmos器件的区域的沟道叠层与衬底之间分别引入第一应力结构层和第二应力结构层的方式，降低了对后续工艺中制作nmos器件的区域和和pmos器件的区域的源区和漏区提供的应力的需求，解决了nmos器件的区域和和pmos器件的区域的源区和漏区难以提供沟道叠层所需的高应力的问题，实现了nmos器件的区域和和pmos器件的区域的应力提供的成功率提高的效果。
附图说明
39.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
40.图1是本发明一实施例提供的一种用于gaa器件的沟道结构的制作方法的流程示意图；
41.图2是本发明一具体实施例提供的根据一种用于gaa器件的沟道结构的制作方法制作的不同工艺阶段的器件结构示意图一；
42.图3是本发明一具体实施例提供的根据一种用于gaa器件的沟道结构的制作方法制作的不同工艺阶段的器件结构示意图二；
43.图4是本发明一具体实施例提供的根据一种用于gaa器件的沟道结构的制作方法制作的不同工艺阶段的器件结构示意图三；
44.图5是本发明另一具体实施例提供的根据一种用于gaa器件的沟道结构的制作方法制作的不同工艺阶段的器件结构示意图一；
45.图6是本发明另一具体实施例提供的根据一种用于gaa器件的沟道结构的制作方法制作的不同工艺阶段的器件结构示意图二；
46.图7是本发明另一具体实施例提供的根据一种用于gaa器件的沟道结构的制作方法制作的不同工艺阶段的器件结构示意图三；
47.附图标记说明：
48.101-衬底；
49.102-沟道层；
50.103-牺牲层；
51.104-第一应力结构层；
52.105-第二应力结构层；
53.106-源区和/或漏区；
54.107-内隔离层；
55.108-假栅；
56.109-内侧墙；
57.110-隔离层。
具体实施方式
58.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
59.本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过
程、方法、产品或设备固有的其它步骤或单元。
60.目前现有的esd应力技术需要在gaa多种复杂平面上外延，容易出现缺陷，难以获得所需的高应力。
61.有鉴于此，本技术的发明人经过反复实验发现，在形成沟道叠层以前，在衬底上形成一层应力结构层，以应力结构层为基础外延保护层和沟道叠层，制作出n/p区已预加不同应力的超晶格结构，可以为沟道区提供足够的应力。
62.本发明提供的技术方案，提前为沟道区提供了应力，简化工艺难度，使得外延源漏时，不需要考虑源漏需要提供的应力问题，提高应力的成功率。
63.下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
64.请参考图3和图6，根据本发明的一具体实施例，提供了一种用于gaa器件的沟道结构，包括：
65.衬底101；
66.形成于所述衬底101上的第一区域的第一应力结构层104；一种具体实施方式实施例中，所述第一应力结构层104的材料为sic或gan，当然也可以是其他的晶格常数低于si的半导体材料构成，本发明并不以此为限，任何可以实现本发明目的第一应力结构层104的材料的实现形式均在本发明的保护范围内；以及
67.沟道叠层；所述沟道叠层形成于所述第一应力结构层104和所述衬底101的第二区域上；所述沟道叠层包括交替堆叠的牺牲层103与沟道层102；
68.其中，所述第一区域为用于形成nmos器件的区域，所述第二区域为用于形成pmos器件的区域；所述第一应力结构层104用于提供第一区域的所述沟道叠层所需的应力。
69.一种实施方式中，所述第一应力结构层104与所述第二区域的所述衬底101高度齐平，所述沟道结构如图3所示。
70.由于外延源区和漏区时容易出现缺陷，难以获得所需的高应力；本发明提供的一种用于gaa器件的沟道结构，通过在nmos器件的区域的沟道叠层与衬底101之间引入第一应力结构层104的方式，为nmos器件的区域的沟道层102提供了预应力，从而使得外延nmos器件的区域的源区和漏区时，不需要考虑源区和漏区提供的应力的问题，提高应力提供的成功率，减小了源区和漏区的制作难度。
71.可见，本发明提供的技术方案，通过在nmos器件的区域的沟道叠层与衬底101之间引入第一应力结构层104的方式，为nmos器件的区域的沟道层102提供了预应力，解决了nmos器件的区域的源区和漏区难以提供沟道叠层所需的高应力的问题，实现了nmos器件的区域的应力提供的成功率提高的效果。
72.根据本发明提供的另一种具体实施例，所述沟道结构还包括：
73.第二应力结构层105；所述第二应力结构层105形成于所述衬底101的所述第二区域上，且位于所述衬底101与所述沟道叠层之间；其中，所述第二应力结构层105用于提供所述第二区域的所述沟道叠层所需的应力。一种具体实施方式实施例中，所述第二应力结构层105的材料为sige或inas，当然也可以是其他晶格常数大于si的半导体材料构成，本发明并不以此为限，任何可以实现本发明目的第二应力结构层105的材料的实现形式均在本发明的保护范围内。
74.一种实施方式中，第二应力结构层105与所述第一应力结构层104的高度齐平，所述沟道结构如图6所示。
75.本发明提供的技术方案，通过在nmos器件的区域的沟道叠层与衬底101之间引入第一应力结构层104，并在pmos器件的区域中的沟道叠层与衬底101之间引入第二应力结构层105的方式，为nmos器件的区域的沟道层102以及pmos器件的区域中的沟道层102均提供了预应力，解决了nmos器件的区域和pmos器件的区域的源区和漏区难以提供沟道层102所需的高应力的问题，同时实现了nmos器件的区域和pmos器件的区域的应力提供的成功率提高的效果。
76.一种实施例中，所述第一应力结构层104和/或所述第二应力结构层105与所述沟道叠层之间还包括第一保护层；一种具体实施方式中，所述第一保护层的材料为si，当然也可以是其他的材料构成，本发明并不以此为限，任何可以实现本发明目的第一保护层的材料的实现形式均在本发明的保护范围内；
77.其中，对于前述第一种具体实施例而言，第一保护层形成于第二区域的衬底101和第一应力结构层104与沟道叠层之间；对于前述第二种具体实施例而言，第一保护层形成于第一应力结构层104和第二应力结构层105与沟道叠层之间；
78.一种实施例中，所述第一应力结构层104和所述第二应力结构层105的厚度均在临界厚度以上；所述临界厚度指的是：第一应力结构层或第二应力结构层能够共度生长所能达到的最大厚度；当相应的结构层的厚度小于临界厚度时，相应结构层的应力无法释放；当相应的结构层的厚度大于临界厚度时，会发生适配错位；
79.其次，请参考图1-3，以及图5-6，其中用于gaa器件的沟道结构的制备方法的流程图如图1所示，
80.请参考图2-图3，根据本发明的一具体实施例，还提供了一种用于gaa器件的沟道结构的制备方法，该方法包括以下步骤：
81.s11：提供一衬底101；
82.s12：在所述衬底101上的第一区域中形成第一应力结构层104，形成第一应力结构层104之后的器件如图2所示；
83.s13：形成沟道叠层；所述沟道叠层形成于所述第一应力结构层104和所述衬底101的第二区域上，形成沟道叠层之后的器件如图3所示。
84.本发明提供的技术方案，采用在形成沟道叠层之前，在第一区域形成第一应力结构层104的工艺，解决了nmos器件的区域的源区和漏区难以提供沟道叠层所需的高应力的问题，实现了nmos器件的区域的应力提供的成功率提高的效果。
85.一种实施方式中，步骤s12，在所述衬底101上的第一区域中形成第一应力结构层104，具体包括：步骤s121-s123，
86.s121：在所述衬底101上涂覆第一光刻胶，曝光并显影所述第一光刻胶以形成第一图形化的光刻胶；
87.s122：以所述第一图形化的光刻胶为掩膜刻蚀所述第一区域的所述衬底101的表层以形成第一空腔；
88.s123：在所述第一空腔中填充第一应力结构层104，去除所述第一图形化的光刻胶。
89.其他实施方式中，步骤s12中，步骤s121前，还包括：在衬底101上形成第二保护层；从而步骤s12具体包括：步骤s121-步骤s124，
90.步骤s121：在衬底101上形成第二保护层；
91.步骤s122：在第二保护层上涂覆第一光刻胶，曝光并显影所述第一光刻胶以形成第一图形化的光刻胶；
92.步骤s123：以所述第一图形化的光刻胶为掩膜刻蚀所述第一区域的所述衬底101的表层以及第二保护层以形成第一空腔；
93.步骤s124：在所述第一空腔中填充第一应力结构层104，去除第二保护层以及第一图形化的光刻胶。
94.其中，去除第二保护层以及第一图形化的光刻胶的方式可以是刻蚀方式，也可以是cmp抛光的方式；
95.前述实施方式中，由于，步骤s123中形成第一空腔之后，第二区域的衬底101上仍然保留第二保护层；因而，前述实施方式中，当步骤s124在所述第一空腔中填充第一应力结构层104时，由于第二区域的衬底101上有第二保护层的存在，所以第一应力结构层104选择性外延于第一空腔的衬底101上。
96.请参考图5-图6，根据本发明的另一具体实施例，步骤s12，在所述衬底101上的第一区域中形成第一应力结构层104之前还包括：
97.形成第二应力结构层105；所述第二应力结构层105形成于所述衬底101上的所述第二区域且直接接触所述衬底101，形成第二应力结构层105之后的器件如图5所示。
98.本发明提供的技术方案，采用在形成沟道叠层之前，在第一区域形成第一应力结构层104并在第二区域形成第二应力结构层105的工艺方式，解决了nmos器件的区域和pmos器件的区域的源区和漏区难以提供沟道层102所需的高应力的问题，同时实现了nmos器件的区域和pmos器件的区域的应力提供的成功率提高的效果。
99.一种实施例中，所述形成第二应力结构层105，具体包括：
100.在所述衬底101上外延第二结构层；
101.在所述第二结构层上涂覆第二光刻胶，曝光并显影所述第二光刻胶以形成第二图形化的光刻胶；
102.以所述第二图形化的光刻胶为掩膜刻蚀掉所述第一区域的所述第二应力结构层105以形成第二空腔，保留所述第二区域的剩余的所述第二应力结构层105形成所述第二应力结构层105。
103.一种实施例中，所述的用于gaa器件的沟道结构的制备方法，具体包括：在所述衬底101上的第一区域中形成第一应力结构层104，具体包括：
104.在所述第二空腔中形成第一应力结构层104；
105.去除所述第二图形化的光刻胶。
106.其中，此具体实施例中，在所述衬底101上的第一区域中形成第一应力结构层104可以参考前述具体实施例中引入第二保护层的方式实现，此处不予赘述，根据此具体实施例形成的沟道结构如图6所示。
107.一种实施例中，用于gaa器件的沟道结构的制备方法，形成沟道叠层之前还包括：
108.在所述第一应力结构层104和所述第二应力结构层105上形成第一保护层(图中未
示出)。
109.请参考图4和图7，步骤s13，形成沟道叠层之后还包括：步骤s14-s23以形成gaa器件；
110.根据前述第一个具体实施例，步骤s14-s23包括：
111.步骤s13，形成沟道叠层之后还包括：步骤s14-s23以形成gaa器件；
112.s14：刻蚀沟道叠层、第二区域的衬底101表层以及第一区域的第一应力结构层104的表层，以形成若干鳍结构；
113.s15：形成若干假栅108堆叠件；所述假栅108堆叠件形成于每个鳍结构上且横跨每个鳍结构；所述假栅108堆叠件包括假栅108和内隔离层110107；
114.s16：刻蚀源区和/或漏区106的鳍结构形成源漏空腔；
115.s17：形成内侧墙109；内侧墙109形成于沿第一方向上的牺牲层103两端；所述第一方向指的是纸面上第一区域和第二区域排列的方向；
116.s18：在源漏空腔中外延源区和/或漏区106，形成源区和/或漏区106之后的结构如图4所示；
117.s19：形成层间介质层；所述层间介质层形成于源区和/或漏区106顶端且横跨源区和/或漏区106；
118.s20：去除假栅108；
119.s21：释放沟道层102以形成沟道空腔；
120.s22：形成高电介常数电介质层和金属栅层；所述高电介常数电介质层和所述金属栅层形成于所述沟道空腔中，金属栅层形成于高电介常数电介质层上；
121.s23：形成刻蚀阻挡层并形成器件接触；所述刻蚀阻挡层形成于步骤s22之后的形成的器件表面上。
122.其中，第一区域和第二区域之间还形成了隔离层110。
123.根据前述第二个具体实施例，步骤s14-s23包括：
124.s14：刻蚀沟道叠层、第二区域的第二应力结构层105以及第一区域的第一应力结构层104的表层，以形成若干鳍结构；
125.s15-s23于前述一致，此处不予赘述；其中s18：在源漏空腔中外延源区和/或漏区106，形成源区和/或漏区106之后的结构如图7所示。
126.根据本发明的另一实施例，还提供了一种gaa器件的制备方法，包括：本发明前述实施例任一项所述的用于gaa器件的沟道结构的制备方法。
127.根据本发明的其他实施例，还提供了一种gaa器件，包括本发明前述实施例任一项所述的用于gaa器件的沟道结构。
128.再次，根据本发明的一实施例，还提供了一种电子设备，包括本发明前述实施例所述的gaa器件。
129.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。