半导体结构及其制备方法与流程

1.本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。


背景技术：

2.在半导体器件中，电介质材料形成在导电线(例如，位线)之间。随着半导体器件的特征尺寸不断缩小，导电线之间的距离逐渐减小，导致半导体器件的性能降低。


技术实现要素：

3.根据本公开实施例的第一方面，提供一种半导体结构，包括：
4.衬底，所述衬底包括多个有源区；
5.位线结构，位于所述有源区上方，所述位线结构包括多条沿第一方向延伸的位线和多个接触插塞，所述接触插塞电连接所述位线和所述有源区，所述第一方向平行于所述衬底的表面；
6.隔离结构，所述隔离结构包括第一绝缘层、第二绝缘层和第三绝缘层；所述第一绝缘层包括第一部分和位于所述第一部分下方的第二部分；所述第一部分至少覆盖所述位线的侧壁，所述第二部分至少覆盖所述接触插塞的侧壁；所述第二绝缘层覆盖所述第二部分的表面，所述第三绝缘层至少覆盖所述第一部分的表面。
7.在一些实施例中，所述第二部分的介电常数大于所述第一部分的介电常数，所述第二绝缘层和所述第三绝缘层的介电常数大于所述第二部分的介电常数。
8.在一些实施例中，所述第一部分的材料包括硅氧化物，所述第二部分的材料包括硅碳氧化物。
9.在一些实施例中，所述第一绝缘层的厚度为4纳米至8纳米。
10.在一些实施例中，所述第二绝缘层的材料与所述第三绝缘层的材料相同或不同。
11.在一些实施例中，所述第二绝缘层与所述第三绝缘层的材料包括硅氮化物、硅氮氧化物或硅碳氮化物中的任意一种。
12.在一些实施例中，所述位线结构还包括保护层，所述保护层覆盖所述位线远离所述衬底的表面，所述第一部分还覆盖所述保护层的表面。
13.在一些实施例中，所述位线包括第一导电线和第二导电线，所述第一导电线位于所述第二导电线上方；所述接触插塞包括第一导电插塞和第二导电插塞，所述第一导电插塞位于所述第二导电插塞上方，所述第一导电插塞电连接所述第二导电线，所述第二导电插塞电连接所述有源区。
14.在一些实施例中，所述第一导电线的材料包括钨或钼，所述第二导电线的材料包括氮化钛，所述第一导电插塞的材料包括金属硅化物，所述第二导电插塞的材料包括多晶硅。
15.根据本公开实施例的第二方面，提供一种半导体结构的制备方法，包括：
16.提供包括多个有源区的衬底；
17.形成与所述有源区电连接的位线结构；其中，所述位线结构包括多条沿第一方向延伸的位线和多个接触插塞，所述接触插塞电连接所述位线和所述有源区，所述第一方向平行于所述衬底的表面；
18.形成覆盖所述位线结构的隔离结构；其中，所述隔离结构包括第一绝缘层、第二绝缘层和第三绝缘层；所述第一绝缘层包括第一部分和位于所述第一部分下方的第二部分；所述第一部分至少覆盖所述位线的侧壁，所述第二部分至少覆盖所述接触插塞的侧壁；所述第二绝缘层覆盖所述第二部分的表面，所述第三绝缘层至少覆盖所述第一部分的表面。
19.在一些实施例中，所述形成与所述有源区电连接的位线结构，包括：
20.刻蚀所述衬底，形成多个接触孔，所述接触孔暴露所述有源区，填充所述接触孔形成导电接触材料层，所述导电接触材料层具有相对设置的第一表面和第二表面，所述第一表面与所述有源区接触，所述第一表面的尺寸小于所述第二表面的尺寸；
21.形成覆盖所述衬底和所述导电接触材料层的导电材料层；
22.刻蚀部分所述导电材料层，以形成沿所述第一方向延伸的多个凹槽，相邻两个所述凹槽之间的所述导电材料层形成所述位线；
23.刻蚀所述凹槽显露的所述导电接触材料层，以形成间隙，剩余的所述导电接触材料层为所述接触插塞，所述间隙位于所述接触插塞的两侧。
24.在一些实施例中，所述形成覆盖所述位线结构的隔离结构，包括：
25.形成第一绝缘材料层，所述第一绝缘材料层覆盖所述间隙的表面、所述位线结构的侧壁以及所述衬底的表面；
26.形成第二绝缘材料层，所述第二绝缘材料层覆盖所述第一绝缘材料层的表面；
27.去除部分所述第二绝缘材料层，仅保留位于所述间隙中的所述第二绝缘材料层，以形成所述第二绝缘层；
28.对部分所述第一绝缘材料层进行氧化处理，形成所述第一绝缘层的第一部分；
29.形成第三绝缘材料层，所述第三绝缘材料层覆盖所述第二绝缘层以及所述第一部分的表面。
30.在一些实施例中，所述对部分所述第一绝缘材料层进行氧化处理，包括：
31.采用氧等离子体对位于所述位线结构的顶部、侧壁，以及位于所述衬底表面的所述第一绝缘材料层进行氧化处理。
32.在一些实施例中，所述第一绝缘材料层的材料包括硅碳氧化物，所述第一部分的材料包括硅氧化物；所述第二绝缘材料层和所述第三绝缘材料层的材料包括硅氮化物、硅氮氧化物或硅碳氮化物中的任意一种。
33.在一些实施例中，在形成所述第一绝缘材料层之前，所述制备方法还包括：形成保护层，所述保护层覆盖所述位线远离所述衬底的表面。
34.本公开实施例中，通过设置隔离结构，隔离结构包括第一绝缘层、第二绝缘层和第三绝缘层，并且第一绝缘层包括第一部分和位于第一部分下方的第二部分，由于第一部分覆盖位线的侧壁，第二部分覆盖接触插塞的侧壁，第二绝缘层覆盖第二部分的表面，第三绝缘层至少覆盖第一部分的表面，可使得隔离结构整体的介电常数降低，有利于降低位线结构之间的寄生电容。
35.进一步地，由于位线结构之间的寄生电容降低，有利于提高半导体结构的感测裕
度，进而提高半导体结构的操作性能。
附图说明
36.图1a是根据一示例性实施例示出的一种存储器的电路连接示意图；
37.图1b是根据一示例性实施例示出的一种存储器的剖视图；
38.图2是根据本公开实施例示出的一种半导体结构的制备方法的流程图；
39.图3至图9是根据本公开实施例示出的一种半导体结构的制备过程示意图；
40.图10是根据本公开实施例示出的一种半导体结构的结构示意图。
具体实施方式
41.下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
42.在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
43.可以理解的是，本公开的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
44.在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
45.在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
46.需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
47.动态随机存储器(dynamic random access memory，dram)包括多个存储单元，每个存储单元包括一个晶体管(transistor，t)以及与该晶体管耦接的一个电容(capacitor，c)，即动态随机存储器为1t1c架构。
48.图1a是根据一示例性实施例示出的一种存储器100的电路连接示意图。参照图1a所示，晶体管110的源极或漏极与位线(bit line，bl)130耦接，晶体管110的漏极或源极与电容120的一个极板耦接，电容120的另一个极板接地，晶体管110的栅极与字线140耦接。通过对字线140施加电压，以控制晶体管110的导通或截止；位线130用于在晶体管110导通时，对电容120执行读取或写入操作。这里，位线130与字线140之间电绝缘。
49.随着存储器100尺寸的缩小和频率需求的提高，电容120的电容值变得越来越低，为了保证存储器100正常的读写操作，需要尽可能降低位线130的寄生电容来保证正常的感
测裕度(sense margin)。
50.图1b示出了存储器100的剖视图，隔离结构104覆盖位线130的侧壁和位线130的顶部，隔离结构104包括氮化硅层101-氧化硅层102-氮化硅层103(sin-sio
2-sin，non)的复合膜层。由于氮化硅的介电常数较高，使得隔离结构整体的介电常数较高，位线130之间存在较大的寄生电容，导致存储器100的感测裕度降低，影响存储器100正常的读写操作。
51.有鉴于此，本公开实施例提供一种半导体结构及其制备方法。
52.图2是根据本公开实施例示出的一种半导体结构的制备方法的流程图。参照图2所示，该方法至少包括以下步骤：
53.s110：提供包括多个有源区的衬底；
54.s120：形成与有源区电连接的位线结构；其中，位线结构包括多条沿第一方向延伸的位线和多个接触插塞，接触插塞电连接位线和有源区，第一方向平行于衬底的表面；
55.s130：形成覆盖位线结构的隔离结构；其中，隔离结构第一绝缘层、第二绝缘层和第三绝缘层；第一绝缘层包括第一部分和位于第一部分下方的第二部分；第一部分至少覆盖位线的侧壁，第二部分至少覆盖接触插塞的侧壁；第二绝缘层覆盖第二部分的表面，第三绝缘层至少覆盖第一部分的表面。
56.本公开实施例中，通过形成与有源区电连接的位线结构，位线结构包括多条沿第一方向延伸的位线和多个接触插塞，以及形成覆盖位线结构的隔离结构，由于隔离结构包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层的第一部分至少覆盖位线的侧壁，第一绝缘层的第二部分至少覆盖接触插塞的侧壁，第二绝缘层覆盖第二部分的表面，第三绝缘层至少覆盖第一部分的表面，可使得隔离结构整体的介电常数降低，有利于降低位线结构之间的寄生电容。
57.进一步地，由于位线结构之间的寄生电容降低，有利于提高半导体结构的感测裕度，进而提高半导体结构的操作性能。
58.图3至图9是根据本公开实施例示出的一种半导体结构的制备过程示意图。下面将结合图2、图3至图9对本公开实施例提供的半导体结构的制备方法进行详细地说明。
59.首先，参照图3所示，执行步骤s110：提供包括多个有源区2021的衬底201。可通过薄膜沉积、刻蚀和掺杂等工艺在衬底201中形成多个有源区2021。
60.薄膜沉积工艺包括但不限于化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺、原子层沉积(ald)工艺或其组合。刻蚀工艺包括但不限于干法刻蚀工艺、湿法刻蚀工艺或其组合。掺杂工艺包括但不限于离子注入工艺或离子扩散工艺等。
61.衬底201的材料包括：单质半导体材料(例如硅、锗)、
ⅲ‑ⅴ
族化合物半导体材料、
ⅱ‑ⅵ
族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
62.有源区2021的材料包括掺杂半导体材料，例如，掺杂单晶硅、掺杂多晶硅或掺杂非晶硅等。有源区2021的掺杂粒子包括p型掺杂粒子或n型掺杂粒子。
63.然后，执行步骤s120：形成与有源区2021电连接的位线结构205。
64.在一些实施例中，结合图3和图4所示，上述步骤s120包括：
65.刻蚀衬底，形成多个接触孔，接触孔暴露有源区2021，填充接触孔形成导电接触材料层203’，导电接触材料层203’具有相对设置的第一表面和第二表面，第一表面与有源区2021接触，第一表面的尺寸小于第二表面的尺寸；
66.形成覆盖衬底201和导电接触材料层203’的导电材料层；
67.刻蚀部分导电材料层，以形成沿第一方向延伸的多个凹槽2051，相邻两个凹槽2051之间的导电材料层形成位线204；
68.刻蚀凹槽2051显露的导电接触材料层203’，以形成间隙2031，剩余的导电接触材料层203’为接触插塞203，间隙2031位于接触插塞203的两侧。
69.示例性地，结合图3所示，刻蚀覆盖有源区2021的绝缘层，以形成多个接触孔，接触孔的底部显露有源区2021，接触孔底部的尺寸小于接触孔顶部的尺寸。通过向接触孔中沉积导电接触材料，以形成导电接触材料层203’，导电接触材料层203’的第一表面与有源区2021接触，导电接触材料层203’的第二表面与绝缘层基本平齐。
70.示例性地，通过薄膜沉积工艺，形成覆盖衬底201和导电接触材料层203’的导电材料层，沿z方向向下刻蚀导电材料层，形成沿x方向并列设置的多个凹槽2051，相邻的两个凹槽2051之间的导电材料层为位线204，凹槽2051和位线204均沿y方向延伸。
71.需要说明的是，本公开中所使用的第一方向、第二方向和第三方向分别表示y方向、x方向和z方向，第一方向和第二方向均平行于衬底的表面，第一方向和第二方向相交，第三方向垂直于衬底的表面，此后不再赘述。
72.示例性地，通过凹槽2051向下刻蚀导电接触材料层203’，形成间隙2031，剩余的导电接触材料层203’作为接触插塞203，间隙2031位于接触插塞203的两侧，接触插塞203位于有源区2021和位线204之间，且分别与有源区2021和位线204接触。这里，位线结构205包括接触插塞203和位线204。
73.在一些实施例中，位线204可以是单一膜层，例如，金属钨层。在另一些实施例中，位线204还可以是复合膜层。在一具体实施例中，位线204包括第一导电线和第二导电线，第一导电线位于第二导电线上方，即第二导电线位于接触插塞203和第一导电线之间。第一导电线的材料包括钨或钼，第二导电线的材料包括氮化钛。通过设置包括第一导电线和第二导电线的复合位线，第二导电线可作为阻挡层，防止第一导电线的材料的扩散，避免因为第一导电线的材料的扩散引起的接触电阻升高，进而保证复合位线的电性能的稳定性。
74.在一些实施例中，接触插塞203可以是单一膜层，例如，多晶硅层，在另一些实施例中，接触插塞203还可以是复合膜层。在一具体实施例中，接触插塞203包括第一导电插塞和第二导电插塞，第一导电插塞位于第二导电插塞上方，即第一导电插塞位于第二导电插塞和位线204之间，具体地，第一导电插塞位于第二导电插塞和第二导电线之间，第一导电插塞与第二导电线电连接，第二导电插塞与有源区2021电连接。第一导电插塞的材料包括金属硅化物，例如，硅化钴(cosi)、硅化镍(nisi)或硅化钛(tisi)等，第二导电插塞的材料包括：半导体材料或掺杂半导体材料，例如，单晶硅、多晶硅、掺杂单晶硅或掺杂多晶硅等。通过设置包括第一导电插塞和第二导电插塞的复合接触插塞，第一导电插塞可作为连接层，降低位线和第二导电插塞之间的接触电阻。
75.最后，参照图4至图9所示，执行步骤s130：形成覆盖位线结构205的隔离结构；其中，隔离结构包括第一绝缘层207、第二绝缘层208和第三绝缘层209；第一绝缘层207包括第一部分207a和位于第一部分207a下方的第二部分207b；第一部分207a至少覆盖位线204的侧壁，第二部分207b至少覆盖接触插塞203的侧壁；第二绝缘层208覆盖第二部分207b的表面，第三绝缘层209至少覆盖第一部分207a的表面。
76.在一些实施例中，结合图4至图8所示，上述步骤s130包括：
77.形成第一绝缘材料层207’，第一绝缘材料层207’覆盖间隙2031的表面、位线结构205的侧壁以及衬底201的表面；
78.形成第二绝缘材料层208’，第二绝缘材料层208’覆盖第一绝缘材料层207’的表面；
79.去除部分第二绝缘材料层208’，仅保留位于间隙中的第二绝缘材料层208’，以形成第二绝缘层208；
80.对部分第一绝缘材料层207’进行氧化处理，形成第一绝缘层的第一部分207a；
81.形成第三绝缘材料层209，第三绝缘材料层209覆盖第二绝缘层208以及第一部分207a的表面。
82.示例性地，可通过薄膜沉积工艺，依次形成第一绝缘材料层207’(如图5所示)和第二绝缘材料层208’(如图6所示)。第一绝缘材料层207’覆盖间隙2031的表面、位线结构205的侧壁以及衬底201的表面，第一绝缘材料层207’的材料包括：硅碳氧化物，例如，硅碳氧(sico)；第二绝缘材料层208’覆盖第一绝缘材料层207’，第二绝缘材料层208’的材料包括硅氮化物、硅氮氧化物或硅碳氮化物中的任意一种。
83.示例性地，可通过刻蚀工艺去除部分第二绝缘材料层208’，以形成如图7所示的结构。参照图7所示，剩余的第二绝缘材料层208’位于间隙内，记为第二绝缘层208。
84.示例性地，在去除部分第二绝缘材料层208’之后，覆盖位线204侧壁和顶部以及衬底201表面的第一绝缘材料层207’被显露，对该显露的第一绝缘材料层207’进行氧化处理，以形成如图8所示的第一部分207a，未被氧化的第一绝缘材料层207’位于间隙内，且位于接触插塞203和第二绝缘层208之间，记为第二部分207b。这里，位于间隙内的第二部分207b和第二绝缘层208用于保护接触插塞203，减小接触插塞203被氧化的概率。同时，位于间隙内的第二部分207b为硅碳氧化物，第二绝缘层208为氮化硅，第二部分207b和第二绝缘层208共同形成的隔离层，相比与常规的二氧化硅和氮化硅层形成的隔离层，能够更好的防止位线接触插塞与存储节点插塞之间的漏电。
85.应当理解的是，第一绝缘层207包括第一部分207a和第二部分207b，第一部分207a的材料包括硅氧化物，例如，氧化硅，在本示例中，第一部分207a的介电常数小于第二部分207b的介电常数，第二部分207b的介电常数小于第二层绝缘208的介电常数。在一具体示例中，第一部分207a为氧化硅，介电常数为3.9，第二部分207b为硅碳氧化物，介电常数为4.5，第二绝缘层208为氮化硅，介电常数为7.9。
86.在一些实施例中，氧化处理包括等离子体氧化处理、热氧化处理或湿氧化处理中的任意一种或其组合。
87.在一具体实施例中，上述对部分第一绝缘材料层207’进行氧化处理，包括：采用氧等离子体对位于位线结构的顶部、侧壁，以及位于衬底表面的第一绝缘材料层207’进行氧化处理。需要说明的是，采用氧等离子体氧化第一绝缘材料层207’的方式可降低氧化温度，有利于减小热量的消耗。
88.示例性地，可通过薄膜沉积工艺形成第三绝缘材料层，记为第三绝缘层209(如图9所示)，第三绝缘层209覆盖第二绝缘层208和第一部分207a，第三绝缘层209的材料包括硅氮化物、硅氮氧化物或硅碳氮化物中的任意一种。在一具体示例中，第三绝缘层209的材料
与第二绝缘层208的材料相同。
89.本公开实施例中，通过依次沉积第一绝缘材料层和第二绝缘材料层，再去除部分第二绝缘材料层，以显露覆盖位线侧壁和顶部的第一绝缘材料层，并对该第一绝缘材料层进行氧化处理，可形成介电常数小于第一绝缘材料层的第一部分，有利于降低隔离结构整体的介电常数，从而降低位线之间的寄生电容。
90.并且，本公开实施例所提供的的制备方法可形成包括第一绝缘层、第二绝缘层和第三绝缘层的复合隔离结构，有利于提高隔离结构的电隔离性能，减少半导体结构中漏电发生的概率。
91.此外，位于间隙内的第二部分和第二绝缘层可在氧化处理的过程中保护接触插塞，减小接触插塞被氧化的概率，有利于保证接触插塞电性能的稳定性。
92.在一些实施例中，在形成第一绝缘材料层207’之前，上述制备方法还包括：
93.形成保护层206，保护层206覆盖位线204远离衬底201的表面。
94.示例性地，可通过薄膜沉积工艺形成覆盖衬底201和导电接触材料层203’的导电材料层和保护材料层，沿z方向向下刻蚀保护材料层和导电材料层，形成如图4所示的凹槽2051，相邻的两个凹槽2051之间的保护材料层为保护层206。保护层206的材料包括：硅氮化物、硅氮氧化物或硅碳氮化物中的任意一种，例如，氮化硅。在一具体示例中，保护层206的材料与第二层绝缘208的材料相同。
95.本公开实施例中，通过形成覆盖导电材料层的保护材料层，保护材料层可保护导电材料层，减小刻蚀工艺对导电材料层的损伤，有利于保证位线的电性能。
96.在一些实施例中，参照图3所示，衬底201还包括沟道区2023，位于第一个有源区2021和第二个有源区2022之间；上述方法还包括：
97.形成位于衬底201内的栅极介质层和字线结构；其中，栅极介质层位于字线结构和沟道区2023之间，字线结构沿第二方向延伸，第二方向平行于衬底的表面，且第二方向和第一方向相交；
98.在第二个有源区2022上形成与第二个有源区2022耦接的第二个接触插塞。
99.示例性地，可通过薄膜沉积、刻蚀和掺杂等工艺在衬底201中形成第一个有源区2021和第二个有源区2022，第二个有源区2022包括掺杂半导体材料，例如，掺杂单晶硅、掺杂多晶硅或掺杂非晶硅等。第二个有源区2022的掺杂粒子包括p型掺杂粒子或n型掺杂粒子。
100.第一个有源区2021可作为晶体管的源极或漏极，第二个有源区2022可作为晶体管的漏极或源极，位于第一个有源区2021和第二个有源区2022之间的衬底部分可作为晶体管的沟道区2023。
101.示例性地，形成覆盖第一个有源区2021、第二个有源区2022和沟道区2023的栅极介质层(图中未示出)，形成覆盖栅极介质层的栅极层，栅极层可作为晶体管的控制栅极，用于控制晶体管的导通或截止，形成沿平行于x轴的方向延伸的字线(图中未示出)，字线与栅极层耦接，这里，字线结构包括栅极层和字线。
102.与第二个有源区2022耦接的第二个接触插塞的制备工艺可与上述接触插塞203的制备工艺类似，本公开不再赘述。
103.在一些实施例中，上述方法还包括：形成与第二个接触插塞电连接的电容；其中电
容包括第一极板、板间介质层和第二极板，第二个接触插塞电连接第二个有源区2022和第一极板。
104.示例性地，可通过薄膜沉积、光刻和刻蚀等工艺形成与第二个接触插塞电连接的电容(图中未示出)。第一极板和第二极板的材料包括导电材料，例如，钨，铂、铜、钛、铝等，板间介质层的材料可以是电介质材料，例如，氧化硅。板间介质层的材料还可以是铁电材料，例如，氧化铪或氧化铬等。
105.图10是根据本公开实施例示出的一种半导体结构300的结构示意图。参照图10所示，半导体结构300包括：
106.衬底301，衬底301包括多个有源区3021；
107.位线结构305，位于有源区3021上方，位线结构305包括沿第一方向延伸的位线304和多个接触插塞303，接触插塞303电连接位线304和有源区3021，第一方向平行于衬底301的表面；
108.隔离结构310，隔离结构310包括第一绝缘层307、第二绝缘层308和第三绝缘层309；第一绝缘层307包括第一部分307a和位于第一部分307a下方的第二部分307b；第一部分307a至少覆盖位线304的侧壁，第二部分307b至少覆盖接触插塞303的侧壁；第二绝缘层208覆盖第二部分307b的表面，第三绝缘层309至少覆盖第一部分307a的表面。
109.衬底301的材料包括：单质半导体材料(例如硅、锗)、
ⅲ‑ⅴ
族化合物半导体材料、
ⅱ‑ⅵ
族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
110.有源区3021包括掺杂半导体材料，例如，掺杂单晶硅、掺杂多晶硅或掺杂非晶硅等。有源区3021的掺杂粒子包括p型掺杂粒子或n型掺杂粒子。
111.接触插塞303的材料包括：半导体材料或掺杂半导体材料，例如，单晶硅、多晶硅、掺杂单晶硅或掺杂多晶硅等。
112.位线304沿y方向延伸。在一些实施例中，位线304可以是单一膜层，例如，金属钨层。在另一些实施例中，位线304还可以是复合膜层，在一具体实施例中，位线304包括第一导电线和第二导电线，第一导电线位于第二导电线上方，即第二导电线位于接触插塞303和第一导电线之间。第一导电线的材料包括钨或钼，第二导电线的材料包括氮化钛。通过设置包括第一导电线和第二导电线的复合位线，第二导电线可作为阻挡层，防止第一导电线的材料的扩散，避免因为第一导电线的材料的扩散引起的接触电阻升高，进而保证复合位线的电性能的稳定性。
113.在一些实施例中，接触插塞303可以是单一膜层，例如，多晶硅层，在另一些实施例中，接触插塞303还可以是复合膜层。在一具体实施例中，接触插塞303包括第一导电插塞和第二导电插塞，第一导电插塞位于第二导电插塞上方，即第一导电插塞位于第二导电插塞和位线304之间，具体地，第一导电插塞位于第二导电插塞和第二导电线之间，第一导电插塞与第二导电线电连接，第二导电插塞与有源区3021电连接。第一导电插塞的材料包括金属硅化物，例如，硅化钴(cosi)、硅化镍(nisi)或硅化钛(tisi)等，第二导电插塞的材料包括：半导体材料或掺杂半导体材料，例如，单晶硅、多晶硅、掺杂单晶硅或掺杂多晶硅等。通过设置包括第一导电插塞和第二导电插塞的复合接触插塞，第一导电插塞可作为连接层，降低位线和第二导电插塞之间的接触电阻。
114.隔离结构310覆盖位线结构305，具体地，隔离结构310包括第一绝缘层307、第二绝
缘层308和第三绝缘层309，第一绝缘层307包括第一部分307a和位于第一部分307a下方的第二部分307b，第二部分307b覆盖接触插塞303的侧壁，第二绝缘层308覆盖第二部分307b的表面，第一部分307a覆盖位线304的侧壁和位线304的顶部以及衬底301的表面，第三绝缘层309覆盖第一部分307a的表面和第二绝缘层308。在一示例中，第二绝缘层308的顶面与覆盖衬底301的表面的第一部分307a的顶面基本平齐。
115.第一部分307a的材料包括硅氧化物，例如，氧化硅，第二部分307b的材料包括硅碳氧化物，例如，硅碳氧(sico)，第二绝缘层308和第三绝缘层309的材料包括：硅氮化物、硅氮氧化物或硅碳氮化物中的任意一种，例如，氮化硅。在一些实施例中，第二绝缘层308和第三绝缘层309的材料相同，在另一些实施例中，第二绝缘层308和第三绝缘层309的材料不同。
116.本公开实施例中，通过设置隔离结构，隔离结构包括第一绝缘层、第二绝缘层和第三绝缘层，并且第一绝缘层包括第一部分和位于第一部分下方的第二部分，由于第一部分覆盖位线的侧壁，第二部分覆盖接触插塞的侧壁，第二绝缘层覆盖第二部分的表面，第三绝缘层至少覆盖第一部分的表面，可使得隔离结构整体的介电常数降低，有利于降低位线结构之间的寄生电容。
117.进一步地，由于位线结构之间的寄生电容降低，有利于提高半导体结构的感测裕度，进而提高半导体结构的操作性能。
118.在一些实施例中，第二部分307b的介电常数大于第一部分307a的介电常数，第二绝缘层308和第三绝缘层309的介电常数大于第二部分307b的介电常数。
119.在一具体示例中，第一部分307a为氧化硅，介电常数为3.9，第二部分307b为硅碳氧化物，介电常数为4.5，第二绝缘层308和第三绝缘层309为氮化硅，介电常数为7.9。
120.本公开实施例中，通过设置第二部分的介电常数大于第一部分的介电常数，即覆盖位线侧壁和顶部的第一部分的介电常数小于覆盖接触插塞侧壁的第二部分的介电常数，有利于降低位线之间的寄生电容。
121.此外，通过设置包括第一绝缘层、第二绝缘层和第三绝缘层的复合隔离结构，有利于提高隔离结构的电隔离性能，减少半导体结构中漏电发生的概率。
122.在一些实施例中，第一绝缘层307的厚度范围为4纳米至8纳米。
123.在一些实施例中，参照图10所示，半导体结构300还包括：保护层306，保护层306覆盖位线304远离衬底301的表面，第一部分307a还覆盖保护层306的表面。
124.本公开实施例中，通过设置覆盖位线的保护层，保护层可保护位线，减小制作工艺对位线的损伤，有利于保证位线的电性能。
125.在一些实施例中，半导体结构300还包括：
126.沟道区3023，位于第一个有源区3021和第二个有源区3022之间；
127.第二个接触插塞，位于第二个有源区3022上，与第二个有源区3022耦接；
128.字线结构，位于衬底301内，沿第二方向延伸；其中，第二方向平行于衬底301的表面，且第二方向和第一方向相交；
129.字线结构，覆盖沟道区3023；
130.栅极介质层，位于字线结构和沟道区3023之间。
131.第二个有源区3022包括掺杂半导体材料，例如，掺杂单晶硅、掺杂多晶硅或掺杂非晶硅等。第二个有源区3022的掺杂粒子包括p型掺杂粒子或n型掺杂粒子。
132.第一个有源区3021可作为晶体管的源极或漏极，第二个有源区3022可作为晶体管的漏极或源极，位于第一个有源区3021和第二个有源区3022之间的衬底部分可作为晶体管的沟道区3023。
133.栅极介质层(图中未示出)覆盖第一个有源区3021、第二个有源区3022和沟道区3023，栅极层(图中未示出)覆盖栅极介质层，栅极层可作为晶体管的控制栅极，用于控制晶体管的导通或截止。字线(图中未示出)沿平行于x轴的方向延伸，且与栅极层耦接，这里，字线结构包括栅极层和字线。
134.在一些实施例中，半导体结构300还包括：
135.电容，包括第一极板、板间介质层和第二极板；其中，第二个接触插塞电连接第二个有源区3022和第一极板。
136.第二个接触插塞(图中未示出)位于第二个有源区3022和电容(图中未示出)之间，用于电连接第二个有源区3022和电容，第二个接触插塞的材料可以接触插塞303的材料相同，本公开在此不再赘述。
137.第一极板和第二极板的材料包括导电材料，例如，钨，铂、铜、钛、铝等，板间介质层的材料可以是电介质材料，例如，氧化硅。板间介质层的材料还可以是铁电材料，例如，氧化铪或氧化铬等。
138.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。