嵌入式闪存存储器的制作方法

1.本发明涉及半导体技术领域，特别涉及一种嵌入式闪存存储器。


背景技术：

2.在嵌入式闪存存储器中，通常需要形成互连结构来实现嵌入式闪存存储器中的各个器件的电性连接。互连结构中，通常会有多层导电层，通过该导电层来实现电性连接。在现有的嵌入式闪存存储器中，为了实现字线、控制栅以及位线与外部电路之间的电性连接，通常需要三层导电层，并且随着嵌入式闪存存储器的微缩，会出现与逻辑工艺不易兼容的情况。


技术实现要素：

3.本发明的目的在于提供一种嵌入式闪存存储器，以减少嵌入式闪存存储器中的导电层并实现与逻辑工艺兼容。
4.为解决上述技术问题，本发明提供一种嵌入式闪存存储器，所述嵌入式闪存存储器包括：
5.衬底,所述衬底上形成有控制栅；
6.字线，位于所述衬底上并贯穿所述控制栅，所述字线的顶面高于所述控制栅的顶面；
7.位线，位于所述衬底上并位于所述控制栅远离所述字线的一侧；
8.第一导电层，包括同层设置且相互分离的至少两个第一导电部和至少两个第二导电部，所述第一导电部位于所述位线上并与所述位线电性连接，所述第二导电部位于所述字线上并与所述字线电性连接；
9.第二导电层，位于所述第一导电层上，所述第二导电层包括同层设置且相互分离的至少两个第三导电部，所述第三导电部位于所述控制栅上并与所述控制栅电性连接。
10.可选的，在所述的嵌入式闪存存储器中，所述嵌入式闪存存储器还包括金属硅化物层，所述金属硅化物层位于所述字线的顶部，所述字线通过所述金属硅化物层与所述第二导电部电性连接。
11.可选的，在所述的嵌入式闪存存储器中，所述金属硅化物层的两端部上各设置有一个所述第二导电部。
12.可选的，在所述的嵌入式闪存存储器中，所述嵌入式闪存存储器还包括至少两个第一导电插塞，所述第一导电插塞位于所述金属硅化物层与所述第二导电部之间，所述第二导电部通过所述第一导电插塞与所述金属硅化物层电性连接。
13.可选的，在所述的嵌入式闪存存储器中，所述第一导电层还包括连接部，所述连接部与所述第一导电部和所述第二导电部同层设置，所述连接部位于所述控制栅上，所述第三导电部通过所述连接部与所述控制栅电性连接。
14.可选的，在所述的嵌入式闪存存储器中，所述嵌入式闪存存储器还包括自下而上
依次层叠的第一层间介质层、第二层间介质层和第三层间介质层，所述第一层间介质层覆盖所述金属硅化物层、所述控制栅、所述位线以及所述衬底；所述第一导电插塞位于所述第一层间介质层中，所述第一导电部、所述第二导电部以及所述连接部均位于所述第二层间介质层中，所述第三导电部位于所述第三层间介质层中。
15.可选的，在所述的嵌入式闪存存储器中，所述嵌入式闪存存储器还包括位于所述第一层间介质层中的至少两个第二导电插塞，所述第二导电插塞位于所述控制栅与所述连接部之间，所述连接部通过所述第二导电插塞与所述控制栅电性连接。
16.可选的，在所述的嵌入式闪存存储器中，所述嵌入式闪存存储器还包括位于所述第三介质层中的至少两个第三导电插塞，所述第三导电插塞位于所述第三导电部与所述连接部之间，所述第三导电部通过所述第三导电插塞与所述连接部电性连接。
17.可选的，在所述的嵌入式闪存存储器中，所述第一层间介质层的材料、所述第二层间介质层的材料和所述第三介质层的材料均为氧化硅和/或氮化硅。
18.可选的，在所述的嵌入式闪存存储器中，所述第一导电层的材料与所述第二导电层的材料均为铜或者铝。
19.在本发明提供的嵌入式闪存存储器中，所述嵌入式闪存存储器包括第一导电层，所述第一导电层的第一导电部位于位线上并与所述位线电性连接，第一导电层的第二导电部位于字线上并与所述字线电性连接；第二导电层，位于所述第一导电层上，所述第二导电层包括同层设置且相互分离的至少两个第三导电部，所述第三导电部位于所述控制栅上并与控制栅电性连接。由于所述位线与所述第一导电层的第一导电部电性连接，所述字线与所述第一导电层的第二导电部电性连接，以及所述控制栅与所述第二导电层的第三导电部电性连接，因此，仅需两层导电层即可实现位线、字线和控制栅与外部电路的电性连接，减少了嵌入式闪存存储器中的导电层，降低了成本，并且由于仅采用了两层导电层，且两层导电层中仅第一导电层的设计规则最紧凑，易于与逻辑工艺兼容。
附图说明
20.图1是本发明实施例的嵌入式闪存存储器的结构示意图；
21.图2是本发明实施例的嵌入式闪存存储器的剖面示意图；
22.其中，附图标记说明如下：
23.100-衬底；101-控制栅；102-字线；103-位线；104-浮栅；110-第一导电部；111-第二导电部；112-连接部；120-第三导电部；130-金属硅化物层；140-第一导电插塞；150-第二导电插塞；160-第三导电插塞；170-第一层间介质层；180-第二层间介质层；190-第三层间介质层。
具体实施方式
24.以下结合附图和具体实施例对本发明提出的嵌入式闪存存储器作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
25.图1是本发明实施例的嵌入式闪存存储器的结构示意图。如图1所示，本实施例提供一种嵌入式闪存存储器，所述嵌入式闪存存储器包括：衬底100,所述衬底100上形成有控
制栅101；字线102，位于所述衬底100上并贯穿所述控制栅101，所述字线102的顶面高于所述控制栅101的顶面；位线103，位于所述衬底100上并位于所述控制栅101远离所述字线102的一侧；第一导电层，包括同层设置且相互分离的至少两个第一导电部110和至少两个第二导电部111，所述第一导电部110位于所述位线103上并与所述位线103电性连接，所述第二导电部111位于所述字线102上并与所述字线102电性连接；第二导电层，位于所述第一导电层上，所述第二导电层包括同层设置且相互分离的至少两个第三导电部120，所述第三导电部120位于所述控制栅101上并与控制栅101电性连接。
26.由于所述位线103与所述第一导电层的第一导电部110电性连接，所述字线102与所述第一导电层的第二导电部111电性连接，以及所述控制栅101与所述第二导电层的第三导电部120电性连接，因此，仅需两层导电层即可实现位线103、字线102和控制栅101与外部电路的电性连接，减少了嵌入式闪存存储器中的导电层，降低了成本，并且由于仅采用了两层导电层，且两层导电层中仅第一导电层的设计规则最紧凑，易于与逻辑工艺兼容。
27.本实施例中，衬底100的材料可以为硅。在其他实施例中，衬底100的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
28.本实施例中，控制栅101的材料可以为掺杂的多晶硅，在其他实施例中，控制栅101的材料可以为金属。
29.需说明的是，控制栅101与衬底100之间还形成有浮栅104，浮栅104与控制栅101之间形成有栅间介质层，本实施例中，为了更好地阐述本实施例的发明内容，故省略了栅间介质层的描述及图示。
30.本实施例中，字线102的材料可以为掺杂的多晶硅。位线103的材料可以为金属，例如钨、铜或者铝。所述位线103用于实现衬底100中的源漏区与外部电路的电性连接。
31.如图1所示，所述嵌入式闪存存储器还包括金属硅化物层130，所述金属硅化物层130位于所述字线102的顶部，所述字线102通过所述金属硅化物层130与所述第二导电部111电性连接。
32.如图1所示，所述金属硅化物层130的两端部上各设置有一个所述第二导电部111。所述金属硅化物层130的两端部上的第二导电部111互相分离，以此来实现字线102与外部电路的连接。
33.本实施例中，所述嵌入式闪存存储器还包括至少两个第一导电插塞140，所述第一导电插塞140位于所述金属硅化物层130与所述第二导电部111之间，所述第二导电部111通过所述第一导电插塞140与所述金属硅化物层130电性连接。
34.其中，所述第一导电插塞140的材料可以为钨。在其他实施例中，所述第三插塞的材料也可以为其他导电材料，例如co、ru、w、ag、au、pt、ni、ti、al或者cu等。
35.如图1所示，所述第一导电层还包括连接部112，所述连接部112与所述第一导电部110和所述第二导电部111同层设置，所述连接部112位于所述控制栅101上，所述第三导电部120通过所述连接部112与所述控制栅101电性连接。即，第一导电层和第二导电层中，第一导电层的设计规则较第二导电层紧凑，由于第一导电层位于第二导电层下，易于实现与逻辑工艺兼容。其中，所述第一导电层的材料可以为铜或者铝。
36.如图1所示，所述嵌入式闪存存储器还包括至少两个第二导电插塞150，所述第二导电插塞150位于所述控制栅101与所述连接部112之间，所述连接部112通过所述第二导电
插塞150与所述控制栅101电性连接。以及还包括至少两个第三导电插塞160，所述第三导电插塞160位于所述第三导电部120与所述连接部112之间，所述第三导电部120通过所述第三导电插塞160与所述连接部112电性连接。
37.本实施例中，第三导电插塞160的材料、第二导电插塞150的材料和第一导电插塞140的材料可以相同，以减少应力。
38.图2是本发明实施例的嵌入式闪存存储器的剖面示意图。如图2所示，所述嵌入式闪存存储器还包括自下而上依次层叠的第一层间介质层170、第二层间介质层180和第三层间介质层190，所述第一层间介质层170覆盖所述金属硅化物层130、所述控制栅101、所述位线103以及所述衬底100。
39.本实施例中，所述第一层间介质层170的材料、第二层间介质层180的材料和第三层间介质层190的材料均为绝缘材料。例如，所述第一层间介质层170的材料、第二层间介质层180的材料和第三层间介质层190的材料均包括氧化硅。氧化硅是工艺常用、成本较低的层间介质材料，且具有较高的工艺兼容性，有利于降低形成层间介质层的工艺难度和工艺成本。或者，所述第一层间介质层170的材料、所述第二层间介质层180的材料和所述第三介质层的材料均可以包括氧化硅和氮化硅。
40.如图2所示，所述第一导电插塞140和第二导电插塞150均位于所述第一层间介质层170中。其中，所述第一导电插塞140自所述第一层间介质层170的顶部贯穿金属硅化物层130上的第一层间介质层170，以实现与金属硅化物层130的电性连接。所述第二导电插塞150自所述第一层间介质层170的顶部贯穿控制栅101上的第一层间介质层170，以实现与控制栅101的电性连接。
41.本实施例中，在形成第一导电插塞140和第二导电插塞150之前，需要先刻蚀第一层间介质层170，以形成露出金属硅化物层130的第一通孔和露出控制栅101的第二通孔，然后在第一通孔和第二通孔内填充导电材料(例如钨)，最后经过平坦化工艺，形成第一导电插塞140和第二导电插塞150。根据刻蚀工艺，形成容纳第一导电插塞140的第一通孔和形成第二导电插塞150的第二通孔时，第一通孔和第二通孔的截面形状均呈现“上宽下窄”的倒梯形，从而形成在沟槽和通孔内的第一导电插塞140和第二导电插塞150的截面形状也呈现“上宽下窄”的倒梯形。
42.本实施例中，所述第一导电部110、所述第二导电部111以及所述连接部112均位于所述第二层间介质层180中。具体的，第一导电部110贯穿第二层间介质层180并对准位线103，以实现与位线103的电连接。第二导电部111贯穿第二层间介质层180并对准第一导电插塞140，以通过所述第一导电插塞140实现与所述金属硅化物层130电性连接。连接部112贯穿第二层间介质层180并对准第二插塞，以通过所述第二插塞实现与控制栅101电性连接。
43.本实施例中，第三导电插塞160和第三导电部120位于第三层间介质层190中。其中，第三导电部120位于第三导电插塞160上。第三导电插塞160贯穿部分厚度的第三层间介质层190并对准连接部112，以实现与连接部112的电性连接。第三导电部120自第三层间介质层190的顶部贯穿部分厚度的层间介质层，并对准第三导电插塞160，以通过所述第三导电插塞160实现与所述连接部112电性连接，从而实现与控制栅101的电性连接。通过第三导电部可实现控制栅101与外部电路的电性连接。
44.综上可见，在本发明实施例提供的嵌入式闪存存储器中，由于位线与第一导电层的第一导电部电性连接，字线与第一导电层的第二导电部电性连接，以及控制栅与第二导电层的第三导电部电性连接，因此，仅需两层导电层即可实现位线、字线和控制栅与外部电路的电性连接，减少了嵌入式闪存存储器中的导电层，降低了成本，并且由于仅采用了两层导电层，且两层导电层中仅第一导电层的设计规则最紧凑，易于与逻辑工艺兼容。
45.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。