半导体结构及其制造方法、存储器及其制造方法与流程

1.本技术涉及半导体技术领域，涉及但不限于一种半导体结构及其制造方法、存储器及其制造方法。


背景技术：

2.半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(dynamic random access memory，dram)中，用于控制每一存储单元中的电容。动态随机存取存储器的基本存储单元结构由一个晶体管和一个存储电容组成，其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。
3.然而，现有相关技术中的晶体管还存在诸多问题亟待改善。


技术实现要素：

4.为解决相关技术问题，本技术实施例提出了一种半导体结构及其制造方法、存储器及其制造方法。
5.本技术实施例提供了一种半导体结构，包括：
6.位于半导体层中且分别沿第一方向和第二方向呈阵列排布的多个晶体管及多个隔离结构；其中，每一所述晶体管包括：
7.沟道区；所述沟道区包括沿所述第一方向相对设置的第一侧壁和沿所述第二方向相对设置的第二侧壁；
8.源极；
9.漏极；其中，所述源极和所述漏极分别为所述沟道区延伸方向上相对的两端；所述延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和所述第二方向均垂直；
10.栅极结构，环绕于所述沟道区的侧壁；所述栅极结构包括覆盖所述第一侧壁的第一子栅极结构和覆盖所述第二侧壁的第二子栅极结构；沿所述第一方向排布的每一排晶体管中每个晶体管的栅极结构相互物理连接；
11.每一所述隔离结构将沿所述第一方向排布的相邻两排晶体管的栅极结构相互间隔；每一所述隔离结构及所述隔离结构两侧的第一子栅极结构位于同一凹槽中。
12.本技术实施例提供了另一种半导体结构，包括：
13.位于半导体层中且分别沿第一方向交替排布的多排晶体管和多个隔离结构；其中，每一排晶体管包括：
14.沿第二方向排布的多个有源柱，每一所述有源柱包括：沟道区、及分别位于所述沟道区延伸方向上相对的两端的源极和漏极；所述延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和第二方向均垂直；以及
15.字线，包括第一部分和第二部分；其中，所述第一部分位于所述多个有源柱两侧且均沿所述第二方向延伸，每一所述第二部分位于相邻的两个有源柱之间且物理连接所述第
一部分；
16.每一所述隔离结构将相邻两排晶体管的字线相互间隔；每一所述隔离结构及所述隔离结构两侧的第一部分位于同一凹槽中。
17.上述方案中，所述隔离结构包括气隙。
18.上述方案中，所述沟道区在所述半导体层上的正投影包括方形。
19.上述方案中，所述第一部分沿所述第一方向的尺寸小于所述第二部分沿所述第二方向的宽度。
20.上述方案中，所述多排晶体管和多个隔离结构交替排布的方向与所述字线延伸方向之间具有夹角，所述夹角范围为0-90度。
21.本技术实施例提出了一种存储器，包括：
22.上述方案中所述的半导体结构；
23.多个存储单元，每一所述存储单元与所述半导体结构中一晶体管的源极或漏极连接；以及
24.多条位线，每一所述位线与所述半导体结构中沿第二方向排布的一排晶体管中每个晶体管的漏极或者源极连接。
25.上述方案中，所述存储器包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
26.本技术实施例提出了一种半导体结构的制造方法，包括：
27.提供半导体层；
28.在所述半导体层中形成多条沿所述第二方向间隔排布的第一牺牲条；
29.在所述半导体层中形成多条沿所述第一方向间隔排布的第一沟槽；所述第一牺牲条和所述第一沟槽将至少部分所述半导体层划分为多个呈阵列排布的有源柱；所述有源柱的延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和第二方向均垂直；
30.在每一所述第一沟槽中，沿所述第一方向相对的两个侧壁上形成第二牺牲条；
31.去除所述第一牺牲条和所述第二牺牲条，形成环绕所述有源柱侧壁的栅极结构；
32.在所述有源柱的延伸方向上相对的两端分别形成源极和漏极；所述延伸方向与所述第一方向和所述第二方向均垂直。
33.上述方案中，所述形成多条沿所述第二方向间隔排布的第一牺牲条，包括：
34.在所述半导体层中形成多条沿所述第二方向间隔排布的第二沟槽；在每个所述第二沟槽中填充第一牺牲材料，形成多条所述第一牺牲条。
35.上述方案中，所述方法还包括：
36.在每个所述第二沟槽中填充第一牺牲材料之前，在所述第二沟槽中部分填充第一绝缘层；所述第一绝缘层沿所述延伸方向上的厚度与靠近所述第二沟槽底部的所述源极或漏极沿所述延伸方向上的厚度基本相同；
37.所述在每个所述第二沟槽中填充第一牺牲材料，包括：
38.在形成有第一绝缘层的每个所述第二沟槽中填充第一牺牲材料。
39.上述方案中，所述提供半导体层，包括：
40.提供衬底；所述衬底包括绝缘体上硅，所绝缘体上硅包括底层硅，位于所述底层硅上的中间层氧化硅，以及位于所述中间层氧化硅上的顶层硅；所述顶层硅为所述半导体层；
41.所述第一沟槽和所述第二沟槽贯穿所述顶层硅。
42.上述方案中，所述在每一所述第一沟槽中，在所述第一方向相对的两个侧壁上形成第二牺牲条，包括：
43.在每一所述第一沟槽的侧壁上沉积第二牺牲材料；
44.去除每一所述第一沟槽的侧壁中沿所述第二方向相对的两个侧壁上的第二牺牲材料，形成第三沟槽；每一所述第一沟槽的侧壁中剩余的第二牺牲材料形成所述第二牺牲条；
45.所述方法还包括：
46.在所述第三沟槽中形成隔离结构。
47.上述方案中，所述方法还包括：
48.在每一所述第一沟槽的侧壁沉积第二牺牲材料之前，在所述第一沟槽中部分填充第二绝缘层；所述第二绝缘层沿所述延伸方向上的厚度与靠近所述第一沟槽底部的所述源极或漏极沿所述延伸方向上的厚度基本相同；
49.在每一所述第一沟槽的侧壁沉积第二牺牲材料，包括：
50.在形成有第二绝缘层的每一所述第一沟槽的侧壁沉积第二牺牲材料。
51.上述方案中，在所述第三沟槽中形成隔离结构，包括：
52.在形成环绕所述有源柱侧壁的栅极结构之前，在所述第三沟槽中形成隔离材料，所述隔离材料用于作为隔离结构；
53.或者，
54.在形成环绕所述有源柱侧壁的栅极结构之前，在所述第三沟槽中形成隔离材料；在形成环绕所述有源柱侧壁的栅极结构之后，去除所述隔离材料，形成气隙，所述气隙用于作为隔离结构。
55.上述方案中，所述气隙用于作为隔离结构，所述方法还包括：
56.在形成所述气隙之前，沿所述延伸方向去除部分所述栅极结构；
57.在去除所述栅极结构的位置处形成第三绝缘层；
58.形成覆盖所述第三绝缘层和所述气隙的第四绝缘层。
59.上述方案中，所述栅极结构包括栅极氧化层和栅极；所述形成环绕所述有源柱侧壁的栅极结构，包括：
60.形成环绕所述有源柱的侧壁的栅极氧化层；
61.形成环绕所述栅极氧化层的栅极。
62.本技术实施例提出了一种存储器的制造方法，所述方法包括：
63.形成半导体结构；所述半导体结构通过上述方案中提供的半导体结构的制造方法制造得到；
64.形成多个存储单元，每一所述存储单元与所述半导体结构中一晶体管的源极或漏极连接；
65.形成多条位线，每一所述位线与所述半导体结构中沿第二方向排布的每一排晶体管的源极或者漏极连接。
66.本技术实施例提出了一种半导体结构及其制造方法、存储器及其制造方法，其中，所述半导体结构的制造方法，包括：提供半导体层；在所述半导体层中形成多条沿第二方向
间隔排布的第一牺牲条；在所述半导体层中形成多条沿第一方向间隔排布的第一沟槽；所述第一牺牲条和所述第一沟槽将至少部分所述半导体层划分为多个呈阵列排布的有源柱；所述有源柱的延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和第二方向均垂直；在每一所述第一沟槽中，在所述第一方向相对的两个侧壁上形成第二牺牲条；去除所述第一牺牲条和所述第二牺牲条，形成环绕所述有源柱侧壁的栅极结构；在所述有源柱的延伸方向上相对的两端分别形成源极和漏极；所述延伸方向与所述第一方向和所述第二方向均垂直。本技术各实施例中，有源柱直接在半导体结构中通过第一牺牲条和第一沟槽的刻蚀形成，工艺简单，避免通过在深孔中以单晶外延的方式生长有源柱对工艺提出的极高要求；并且，通过直接在第一沟槽的两个相对的侧壁上形成第二牺牲条，第二牺牲条的位置处又用来形成栅极结构的方式，可以直接依赖于第一沟槽的侧壁来实现沿第一方向排布的每一排晶体管中每个晶体管的栅极结构的自对准，同时可以获得比第一沟槽尺寸更小的隔离结构，如此可以突破采用光刻的最小分辨率的方式获得的隔离结构的最小尺寸的极限。
附图说明
67.图1为本技术实施例提供的一种半导体结构的制造方法的实现流程示意图；
68.图2a～图2d为本技术实施例提供的一种半导体结构的制造过程的剖面示意图；
69.图3a～图3b为本技术实施例提供的一种半导体结构的剖面示意图；
70.图4a～图4c为本技术实施例提供的另一种半导体结构的剖面示意图；
71.图5为本技术实施例提供的另一种半导体结构的制造方法的实现流程示意图；
72.图6a～图6t为本技术实施例提供的另一种半导体结构的制造过程的剖面示意图。
具体实施方式
73.下面将参照附图更详细地描述本技术公开的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术公开的范围完整的传达给本领域的技术人员。
74.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
75.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
76.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
77.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
78.为了能够更加详尽地了解本技术实施例的特点与技术内容，下面结合附图对本技术实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本技术实施例。
79.本技术实施例提供了一种半导体结构及其制造方法。
80.图1为本技术实施例提供的一种半导体结构的制造方法的实现流程示意图。如图1所示，所述半导体结构的制造方法包括以下步骤：
81.步骤s101，提供堆叠结构，所述堆叠结构包括依次堆叠的衬垫层、第一绝缘层、牺牲层、第二绝缘层；在所述堆叠结构形成多个孔；每个所述孔贯穿所述第一绝缘层、牺牲层、第二绝缘层，且延伸至所述衬垫层。
82.步骤s102，在所述孔中，形成有源柱；
83.步骤s103，去除所述牺牲层，形成间隙；所述间隙暴露出所述有源柱的部分侧壁；
84.步骤s104，在所述间隙中形成环绕所述有源柱的侧壁的栅极氧化层；在所述间隙中形成环绕所述栅极氧化层侧壁的栅极；
85.步骤s105，在所述有源柱的延伸方向上相对的两端分别形成源极和漏极；所述延伸方向与所述第一方向和所述第二方向均垂直。
86.图2a～图2d为本技术实施例提供的一种半导体结构的制造过程的剖面示意图。
87.参考图2a，执行步骤s101，可以在衬垫层2201上依次形成第一绝缘层2202、牺牲层2203、第二绝缘层2204。所述衬垫层2201的材料可以包括硅(si)、锗(ge)、锗化硅(sige)衬底等；第一绝缘层2202、第二绝缘层2204的材料可以包括但不限于二氧化硅；所述牺牲层2203的材料可以包括但不限于氮化硅。实际应用时，所述第一绝缘层2202、牺牲层2203、第二绝缘层2204均可以通过物理气相沉积(physical vapor deposition，pvd)工艺、化学气相沉积(chemical vapor deposition，cvd)工艺、原子层沉积(atomic layer deposition，ald)等工艺形成。
88.通过光刻工艺在所述堆叠结构蚀刻形成孔1h；所述孔1h贯穿所述第一绝缘层2202、牺牲层2203、第二绝缘层2204，且延伸至所述衬垫层2201。
89.参考图2b，执行步骤s102，在所述有源柱孔1h中，可以选择在衬垫层2201上通过外延生长工艺(epitaxial growth process，egp)形成有源柱2208。
90.参考图2c，执行步骤s103，通过蚀刻工艺去除所述牺牲层2203，形成间隙2212；所述间隙2212暴露出所述有源柱2208的部分侧壁；
91.参考图2d，执行步骤s104，这里，可以通过pvd工艺、cvd工艺或ald等工艺选择性地在所述间隙2212中形成环绕所述有源柱2208暴露的部分侧壁的栅极氧化层2209，在所述间隙中形成环绕所述栅极氧化层侧壁的栅极2210。
92.这里，可以通过加热或者加压的方式，将所述有源柱2208在所述间隙2212中裸露的侧壁表面进行原位氧化，形成栅极氧化层2209，所述栅极氧化层2209的材料包括但不限
于二氧化硅。
93.可以通过pvd工艺、或cvd工艺在具有栅极氧化层2209的间隙2212中沉积导电材料形成所述栅极2210。所述栅极2210的材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、掺杂硅、多晶硅或其任何组合等。
94.参考上述图2d，执行步骤s105，在所述有源柱2208的延伸方向上相对的两端分别形成源极1s和漏极1d；所述延伸方向与所述第一方向和所述第二方向均垂直。源极1s、沟道1c、漏极1d、栅极2210构成了垂直型晶体管，所述垂直型晶体管实现业界最先进的4f^2(单位晶体管占用4个特征尺寸的面积f^2)结构。
95.图3a～图3b为本技术实施例提供的一种半导体结构的剖面示意图。请参考图3a和3b，图3a为y-z平面的剖视图，图3b为x-y平面的俯视图，图3b为图3a沿a-a截面的俯视图。需要说明的是，这里，图3a可以理解为穿过所述沟道区、且不穿过所述隔离结构的一个y-z平面。
96.本技术实施例所提供的半导体结构可以通过下述实施例提供的半导体结构的制造方法形成。
97.在一些实施例中，如图3b所示，所述半导体结构还包括隔离结构2207，所述隔离结构2207将沿所述第一方向排布的相邻两排晶体管的栅极2210相互间隔。
98.如图3a所示，需要在孔1h中采用egp工艺生长有源柱2208作为垂直型晶体管的源极1s、沟道1c、漏极1d的承载体；特别地，在源柱孔1h深宽比较高的情况下，对egp工艺提出极高要求，egp工艺需要对衬垫层2201无损伤，对刻蚀工艺和egp工艺集成提出很高要求。同时，如图3b所示，通过pvd工艺、或cvd工艺在间隙2212(参考上述图2c)中沉积导电材料以形成所述栅极2210时，还需要进一步地将沿所述第一方向排布的每排晶体管中每个晶体管的栅极2210相互物理连接，以形成沿所述第二方向连续延伸的字线。在形成字线的过程中，字线延伸方向(也就是所述第二方向)的两端side1和side2是沉积导电材料的入口端，导电材料更容易在两端side1和side2沉积而形成封口，导致字线中部middle出现不能被导电材料填充的空间，因此使得在字线延伸方向上字线的不连续，形成高阻区，带来rc延迟等问题。
99.基于上述实施例的存在的上述问题中的至少之一，本技术实施例提供了另一种半导体结构及其制造方法、存储器及其制造方法。
100.图4a～图4c为本技术实施例提供的另一种半导体结构的剖面示意图。请参考图4a和图4c，图4a为x-z平面的剖视图，图4c为x-y平面的俯视图，图4c为图4a沿a-a截面的俯视图。请参考图4b和图4c，图4b为x-z平面的剖视图，图4c为x-y平面的俯视图，图4c为图4b沿a-a截面的俯视图。需要说明的是，这里，图4a可以理解为穿过所述沟道区的一个x-z平面，图4b可以理解为不穿过所述沟道区的一个x-z平面。
101.如图4a、图4b和图4c所示，本技术实施例所提供的一种所述半导体结构，包括：
102.位于半导体层103中且分别沿第一方向和第二方向呈阵列排布的多个晶体管及多个隔离结构107；其中，每一所述晶体管t包括：
103.沟道区c；所述沟道区c包括沿所述第一方向相对设置的第一侧壁和沿所述第二方向相对设置的第二侧壁；
104.源极s；
105.漏极d；其中，所述源极s和所述漏极d分别为所述沟道区c延伸方向上相对的两端；
所述延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和所述第二方向均垂直；
106.栅极结构1100，环绕于所述沟道区的侧壁；所述栅极结构1100包括覆盖所述第一侧壁的第一子栅极结构1102和覆盖所述第二侧壁的第二子栅极结构1101；沿所述第一方向排布的每一排晶体管中每个晶体管的栅极结构1100相互物理连接；
107.每一所述隔离结构107将沿所述第一方向排布的相邻的两排晶体管的栅极结构1100相互间隔，每一所述隔离结构107及所述隔离结构两侧的第一子栅极结构1102位于同一凹槽中。
108.继续参考图4a、图4b和图4c，本技术实施例所提供的另一种所述半导体结构，包括：
109.位于半导体层中且分别沿第一方向交替排布的多排晶体管at和多个隔离结构107；其中，每一排晶体管包括：
110.沿第二方向排布的多个有源柱，每一所述有源柱包括：沟道区c、及分别位于所述沟道区c延伸方向上相对的两端的源极s和漏极d；所述延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和第二方向均垂直；以及
111.字线wl，包括第一部分1201和第二部分1202；其中，所述第一部分1201位于所述多个有源柱108两侧且均沿所述第二方向延伸，每一所述第二部分1202位于相邻的两个有源柱108之间且物理连接所述第一部分1201；
112.每一所述隔离结构107将相邻两排晶体管at的字线wl相互间隔；每一所述隔离结构107及所述隔离结构107两侧的第一部分1201位于同一凹槽中。在一些实施例中，如图4c所示，在所述隔离结构107两侧中的其中一侧的部分所述第一部分1201沿所述第一方向的尺寸w1均小于所述第二部分1202沿所述第二方向的尺寸w2。
113.可以理解的是，所述第二部分1202可以理解为沿所述第一方向排布的每一排晶体管中相邻两个晶体管的沟道区c(也可以理解为图4c中的所述有源柱108)之间的部分栅极结构，所述部分栅极结构沿第二方向的尺寸为w2，且多个所述第二部分1202在每一字线wl中沿第二方向间隔排布；所述第一部分1201可以理解为所述隔离结构107与所述沟道区c(也可以理解为图4c中的所述有源柱108)之间的另一部分栅极结构，所述另一部分栅极结构为分布在所述沟道区沿第一方向的两侧且沿第二方向延伸且连续，所述另一部分栅极结构沿第一方向的尺寸均为w1。
114.需要说明的是，这里及下文中，每一所述字线wl包括第一部分1201和第二部分1202，本技术实施例中第一部分1201和第二部分1202并非多个独立的结构，而是属于所述字线wl的多个不同的区域，用以描述所述字线wl的不同区域的相关尺寸。
115.在一些实施例中，所述隔离结构包括气隙112(参考下图6s和图6t)。可以理解的是，图4a和图4c中所述隔离结构107包括气隙112。
116.本技术各实施例中，所述隔离结构107将沿所述第一方向排布的相邻两排晶体管的栅极结构1100相互间隔，特别地，所述隔离结构107包括气隙112的情况下，会使得沿所述第一方向排布的相邻两排晶体管的栅极结构1100之间的寄生效应减小、从而改善rc延迟问题，进而改善器件的性能。
117.在一些实施例中，所述沟道区在所述半导体层上的正投影包括方形。
118.这里，所述半导体层表面与所述第一方向和所述第二方向相交形成的平面平行。在一些具体示例中，所述沟道区在所述半导体层表面的正投影包括长方形或正方形。如图4c为图4a沿x-y平面且穿过所述沟道区c的截面图，所述截面图显示所述沟道区c在x-y平面内的正投影包括方形。
119.在一些实施例中，如图4c所示，所述栅极结构1100与所述沟道区c之间还包括栅极氧化层109。其中，所述沟道区c(也可以理解为图4c中的所述有源柱108)在x-y平面内的正投影包括方形，所述栅极氧化层109在x-y平面内的正投影包括方形环，所述方形环围绕所述有源柱108。
120.在一些实施例中，所述多排晶体管和多个隔离结构交替排布的方向与所述字线延伸方向之间具有夹角，所述夹角范围为0-90度。这里可以理解为所述第一方向与所述第二方向之间的夹角范围为0-90度。
121.在一些具体实施例中，所述第一方向可以垂直于所述第二方向。可以理解的是，所述第一方向与所述第二方向之间的夹角构建了所述晶体管的沿所述第一方向与所述第二方向的阵列排布的位置关系。
122.这里及下文中，为了便于描述本技术实施例中第一方向和第二方向表示为与衬底平面平行的两个正交方向；第三方向为垂直于衬底平面的方向，也就是第三方向为所述沟道区的延伸方向；其中，所述衬底平面可以理解为与所述沟道区的延伸方向垂直的平面。示例性地，第一方向表示为附图中的x方向；第二方向表示为附图中的y方向；第三方向表示为附图中的z方向。
123.本技术实施例提供的一种存储器，继续参考图4a和图4c，包括：
124.本技术实施例中所述的半导体结构；
125.多个存储单元(图4a和图4c未示出)，每一所述存储单元分别与所述半导体结构中一晶体管的源极s或漏极d连接；以及
126.多条沿所述第二方向并列排布的位线(图4a和图4c未示出)，每一所述位线分别与所述半导体结构中沿所述第二方向排布的一排晶体管中每个晶体管的d漏极或者源极s连接。
127.实际应用中，存储器还包括多条字线，每一所述字线与所述半导体结构中沿所述第一方向排布的一排晶体管中每个晶体管的栅极结构连接，所述字线用于提供字线电压，并通过所述字线电压控制每一所述晶体管中所述沟道区的导通或截止。存储器还包括多条位线，每一所述位线与每一所述半导体结构的漏极连接，所述位线用于在每一所述晶体管导通时，对所述存储单元执行读取或写入操作。
128.本技术实施例中，所述字线和所述位线的材料包括但不限于钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或氮化物其任何组合等。
129.可以理解的是，在所述存储器中，如果每一所述存储单元与所述半导体结构中一晶体管的源极连接，则每一所述位线分别与所述半导体结构中沿所述第二方向排布的一排晶体管的漏极连接；或者，如果每一所述存储单元分别与所述半导体结构中一晶体管的漏极连接，则每一所述位线与所述半导体结构中沿所述第二方向排布的一排晶体管的源极连接。
130.在一些实施例中，所述存储器包括：动态随机存取存储器、铁电存储器、相变存储
器、磁变存储器或者阻变存储器。
131.在一些实施例中，本技术实施例提供的存储器包括各种类型的存储器。例如，dram、静态随机存取存储器(static random access memory，sram)、相变存储器(phase-change memory，pcm)、铁电存储器(ferroelectric random access memory，fram)、磁变存储器(magnetic random access memory，mram)或者阻变存储器(resistive random access memory，rram)。
132.在一些实施例中，所述存储器包括：dram，所述存储单元包括：电容；所述电容包括柱状的第二电极，覆盖所述第二电极侧壁及底部的电介质，以及覆盖所述电介质的第一电极。实际应用中，可以是所述第二电极端所述晶体管阵列中一晶体管的源极连接，所述第一电极端接参考电压，所述参考电压可以为地电压，也可以包括其它电压。所述电容通过存储在其中的电荷的多和少，来表示逻辑上的“1”和“0”。
133.在一些实施例中，所述存储器包括阻变存储器，所述存储单元包括可调电阻，所述可调电阻连接于所述位线和所述半导体结构中一晶体管的源极之间；或者，所述可调电阻连接于所述位线和所述半导体结构中一晶体管的漏极之间，所述可调电阻用于通过所述位线提供的位线电压调节存储单元所处阻值阻值大和小的状态，来表示逻辑上的“0”和“1”。
134.需要说明的是，这里仅示例性地列举了一些常见的存储器，本技术的保护范围不限于此，任何包含本技术实施例提供的晶体管的存储器均属于本技术的保护范围。
135.本技术各实施例中，有源柱直接在半导体结构中通过第一牺牲条和第一沟槽的刻蚀形成，工艺简单，避免通过在深孔中以单晶外延的方式生长有源柱对工艺提出的极高要求；并且，通过直接在第一沟槽的两个相对的侧壁上形成第二牺牲条，第二牺牲条的位置处又用来形成栅极结构的方式，可以直接依赖于第一沟槽的侧壁来实现沿第一方向排布的每一排晶体管中每个晶体管的栅极结构的自对准，同时可以获得比第一沟槽尺寸更小的隔离结构，如此可以突破采用光刻的最小分辨率的方式获得的隔离结构的最小尺寸的极限。
136.本技术实施例所提供的半导体结构可以通过下述实施例提供的半导体结构的制造方法形成。
137.图5为本技术实施例提供的另一种半导体结构的制造方法的实现流程示意图。如图5所示，所述半导体结构的制造方法包括以下步骤：
138.步骤s501，提供半导体层；
139.步骤s502，在所述半导体层中形成多条沿所述第二方向间隔排布的第一牺牲条；
140.步骤s503，在所述半导体层中形成多条沿所述第一方向间隔排布的第一沟槽；所述第一牺牲条和所述第一沟槽将至少部分所述半导体层划分为多个呈阵列排布的有源柱；所述有源柱的延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和第二方向均垂直；
141.步骤s504，在每一所述第一沟槽中，在所述第一方向相对的两个侧壁上形成第二牺牲条；
142.步骤s505，去除所述第一牺牲条和所述第二牺牲条，形成环绕所述有源柱侧壁的栅极结构；
143.步骤s506，在所述有源柱的延伸方向上相对的两端分别形成源极和漏极；所述延伸方向与所述第一方向和所述第二方向均垂直。
144.图6a～图6t为本技术实施例提供的另一种半导体结构的制造过程的剖面示意图。应当理解，图5中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图5中所示的各步骤可以根据实际需求进行顺序调整。下面结合图5、图6a至图6t，对本技术实施例提供的半导体结构的制造方法进行详细地说明。
145.首先，请参考图6a和图6b，图6a为y-z平面的剖视图，图6b为x-y平面的俯视图，图6b为图6a沿a-a截面的俯视图；执行步骤s501和步骤s502。
146.在一些实施例中，所述形成多条沿所述第二方向间隔排布的第一牺牲条105，包括：
147.在所述半导体层103中形成多条沿所述第二方向间隔排布的第二沟槽t2；在每个所述第二沟槽t2中填充第一牺牲材料，形成所述多条第一牺牲条105。
148.在一些实施例中，可以根据器件的实际需求进行选择所述半导体层103的形成方式，可以在衬垫层101上形成衬垫绝缘层102，在衬垫绝缘层102上形成半导体层103。所述衬垫层101的材料可以包括硅(si)、锗(ge)、锗化硅(sige)衬底等；所述衬垫绝缘层102的材料可以包括但不限于氧化硅。实际应用时，所述半导体层103可以通过pvd工艺、cvd工艺、ald等工艺形成。
149.在一些实施例中，所述多条间隔排布的第一牺牲条105通过以下步骤形成：在衬垫层101上形成衬垫绝缘层102，在衬垫绝缘层102上形成半导体层103，采用浅槽隔离(shallow trench isolation，sti)工艺，在半导体层103中沿第三方向(所述第三方向与所述第一方向和第二方向均垂直，第三方向与所述沟道区延伸的方向相同)蚀刻形成贯穿所述半导体层103的第二沟槽t2，所述第二沟槽t2的底部延伸至所述衬底中的衬垫绝缘层102，在所述第二沟槽t2中沉积第一牺牲材料，对所述第一牺牲材料进行化学机械抛光(chemical mechanical polishing，cmp)处理，使得所述第一牺牲材料的表面与所述半导体层103的表面平齐，形成所述多条第一牺牲条105；其中，多个所述第一牺牲条105将所述半导体层103分隔为多个条状的半导体层(可以理解为相邻两个第一牺牲条105之间的所述半导体层103)。
150.本技术实施例中，第一牺牲条105的材料可以是氮化硅材料或其他绝缘材料。实际应用中，第一牺牲条105的材料与衬垫绝缘层102的材料不同。
151.在一些实施例中，所述方法还包括：
152.在每个所述第二沟槽t2中填充第一牺牲材料之前，在所述第二沟槽中部分填充第一绝缘层104；所述第一绝缘层104沿所述延伸方向上的厚度与靠近所述第二沟槽底部的所述源极或漏极沿所述延伸方向上的厚度基本相同(参考下述图6s)；沿所述第三方向上，所述第一绝缘层104的填充厚度小于所述第二沟槽的深度；
153.所述在每个所述第二沟槽t2中填充第一牺牲材料，包括：
154.在形成有第一绝缘层104的每个所述第二沟槽t2中填充第一牺牲材料。
155.实际应用中，所述基本相同可以理解均为，在所述第一绝缘层104的制作工艺与所述第二沟槽底部的所述源极或漏极的工艺制程中，由于每个工艺制程在各自制作过程中存在尺寸误差，以及两者工艺制程的制作方式明显不同(例如采用薄膜沉积工艺制作所述第一绝缘层，而采用离子注入+热扩散工艺制作所述源极或漏极)，并不能完全控制所述第一绝缘层104的厚度与所述源极或漏极的厚度完全一致。在一些具体的实施例中，所述第一绝
缘层104沿所述延伸方向上的厚度与所述第二沟槽底部的所述源极或漏极沿所述延伸方向上的厚度相同，或者，在工艺误差范围内所述第一绝缘层104沿所述延伸方向上的厚度略微小于或大于所述第二沟槽底部的所述源极或漏极沿所述延伸方向上的厚度。所述第一绝缘层104可以用于在后续工艺中隔离栅极110(参考下图6m和图6n)，还可以用于限定栅极110沿所述延伸方向上的深度。
156.本技术实施例中，第一绝缘层104的材料与第一牺牲条105的材料不同，第一绝缘层104的材料可以包括但不限于二氧化硅，所述第一牺牲条105的材料可以包括但不限于氮化硅。在一些具体示例中，第一绝缘层104的材料可以与所述衬垫绝缘层102的材料相同。
157.请参考图6c和图6d，图6c为x-z平面的剖视图，图6d为x-y平面的俯视图，图6d为图6c沿a-a截面的俯视图；执行步骤s503。
158.在所述半导体层103和所述第一牺牲条105中沿第三方向蚀刻形成贯穿所述半导体层103和所述第一牺牲条105的第一沟槽t1，所述第一沟槽t1沿所述第一方向间隔排布，所述第一牺牲条105和所述第一沟槽t1将至少部分所述半导体层103划分为多个呈阵列排布的有源柱108；所述有源柱的延伸方向与所述半导体层的厚度方向平行，且与所述第一方向和第二方向均垂直。其中，部分所述有源柱的侧壁1081暴露于所述第一沟槽t1中。
159.这里，可以采用干法刻蚀工艺对所述半导体层103和所述第一牺牲条105进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。
160.参考图6a和图6c，在一些实施例中，所述提供半导体层103，包括：
161.提供衬底；所述衬底包括绝缘体上硅(silicon-on-insulator，soi)，所绝缘体上硅包括底层硅(理解为图6a中的衬垫层101)，位于所述底层硅上的中间层氧化硅(理解为图6a中的衬垫绝缘层102)，以及位于所述中间层氧化硅上的顶层硅；所述顶层硅为所述半导体层103；
162.所述第一沟槽t1和所述第二沟槽t2贯穿所述顶层硅。所述第一沟槽t1和所述第二沟槽t2可以贯穿所述顶层硅直到所述中间层氧化硅的表面。
163.本实施例中所述衬底的还可以为绝缘体上锗(germanium-on-insulator，goi)，所述半导体层103中根据需要掺杂一定的杂质离子，所述杂质离子可以为n型杂质离子或p型杂质离子。
164.本技术各实施例中，采用soi作为衬底，在soi的所述半导体层103中形成沿第一方向延伸的第二沟槽t2和沿第二方向延伸的第一沟槽t1，所述第二沟槽t2和所述第一沟槽t1将所述半导体层103划分为多个呈阵列排布的有源柱108，所述多个有源柱108作为晶体管的沟道区、源极和漏极的部分；同时，在后续工艺过程中，在所述第一沟槽t1中形成自对准的隔离结构107(参考下述图6e至图6h)。
165.请参考图6e至图6h，图6e、图6g为x-z平面的剖视图，图6f、图6h为x-y平面的俯视图，图6f、图6h分别为图6e、图6g沿a-a截面的俯视图；执行步骤s504。
166.在一些实施例中，所述在每一所述第一沟槽中，在所述第一方向相对的两个侧壁上形成第二牺牲条，包括：
167.步骤a，在每一所述第一沟槽的侧壁上沉积第二牺牲材料；
168.步骤b，去除每一所述第一沟槽的侧壁中沿所述第二方向相对的两个侧壁上的第二牺牲材料，形成第三沟槽；每一所述第一沟槽的侧壁中剩余的第二牺牲材料形成所述第
二牺牲条；
169.所述方法还包括：
170.步骤c，在所述第三沟槽中形成隔离结构。
171.执行步骤a。这里，可以通过pvd工艺、cvd工艺或ald等工艺选择性地在所述第一沟槽t1的侧壁上沉积第二牺牲材料，所述第一沟槽t1的底部不沉积第二牺牲材料。还可以通过pvd工艺、cvd工艺或ald等工艺在所述第一沟槽t1的侧壁和底部非选择性地沉积第二牺牲材料，再通过选择性蚀刻工艺去除所述第一沟槽t1的底部的第二牺牲材料，且保留所述第一沟槽t1的侧壁上的第二牺牲材料；这里，所述蚀刻工艺可以采用干法刻蚀工艺对所述第一沟槽t1的底部的第二牺牲材料进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。
172.参考图6e和图6f，执行步骤b。这里，可以通过光刻工艺选择性的去除每一所述第一沟槽t1的侧壁中沿所述第一方向延伸的侧壁上的部分第二牺牲材料(可以参考图6f中每个所述第一沟槽中沿第二方向上相对的两个边缘区域edge1和edge2)，形成第三沟槽t3；每一所述第一沟槽t1的侧壁中剩余的第二牺牲材料形成所述第二牺牲条106。可以理解的是，在所述第一沟槽t1中形成了均沿所述第二方向延伸的所述第三沟槽t3和所述第二牺牲条106，且所述第三沟槽t3将所述第二牺牲条106分隔为两个子部位(可以参考图6e中第二牺牲条106)，即所述第二牺牲条106的两个子部位分别依附于所述第一沟槽t1中的沿第一方向上相对的两个侧壁上，所述第三沟槽t3位于所述第二牺牲条106的两个子部位中间。
173.本技术实施例中，在执行这里的光刻工艺之前，在所述第一沟槽t1中通过沉积工艺形成自对准的所述第二牺牲材料；再通过光刻工艺选择性的去除两个边缘区域edge1和edge2的第二牺牲材料，以形成自对准的所述第三沟槽t3。需要强调的是，虽然这里也有执行一次光刻工艺，但是，这里执行的光刻工艺仅仅用于去除每个所述第一沟槽中沿第二方向上相对的两个边缘区域edge1和edge2，曝光区域较少，且两个边缘区域edge1和edge2不位于阵列排布的有源柱区域，曝光区域不集中，且不需要关键尺寸的严格把控，只需要保证边缘区域edge1和edge2的第二牺牲材料被去除掉而将第二牺牲材料分隔为分别依附于所述第一沟槽t1中的沿第一方向上相对的两个侧壁上两个部位(即所述第二牺牲条106的两个子部位)，因此，边缘区域edge1和edge2的光刻工艺窗口极大的提高。同时，自对准形成的所述第三沟槽t3沿第一方向上的尺寸可以小于光刻工艺的最小特征尺寸，也就是说所述第三沟槽t3的特征尺寸可以突破光刻工艺的极限；且自对准形成的所述第三沟槽t3尺寸均一性更好。本技术实施例，通过光刻工艺(这里及以下可以理解为光刻-蚀刻(lithography-etch，le))和自对准双图案化工艺(self-aligned double pattern，sadp)形成了更小尺寸的所述第三沟槽t3，且自对准形成的所述第三沟槽t3尺寸均一性更好。
174.假设，在形成所述第二沟槽t2和所述第一沟槽t1(参考上述图6c和6d)后，通过光刻工艺直接在所述第一沟槽t1中形成所述第三沟槽t3(可以参考上述图6f进行理解)，此时地光刻工艺需要保证对准精度，需要严格把控关键尺寸(第三沟槽t3沿第一方向上位于所述第一沟槽t1的中间或正中间)；同时，通过光刻工艺直接形成的所述第三沟槽t3沿第一方向上的尺寸被光刻工艺的最小特征尺寸限制而不能小于光刻工艺的最小特征尺寸，也就是说这种方式形成的所述第三沟槽t3的特征尺寸不能突破光刻工艺的极限，所述第三沟槽t3尺寸均一性也不佳。
175.相对于直接通过光刻工艺形成的第三沟槽t3，本技术实施例，通过光刻-蚀刻工艺和自对准双图案化工艺形成了更小尺寸的、自对准的所述第三沟槽t3，所述第三沟槽t3尺寸均一性更好。
176.本技术实施例中，所述第二牺牲条106材料可以包括但不限于氮化硅，可以与所述第一牺牲条105的材料相同。实际应用中，所述第二牺牲条106的材料与第一绝缘层104的材料不同。
177.参考图6g和图6h，执行步骤c。这里，可以通过pvd工艺、cvd工艺或ald等工艺在所述第三沟槽t3中沉积隔离材料107’。
178.本技术实施例中，所述隔离材料107’可以包括但不限于二氧化硅，隔离材料107’与所述第一牺牲条105、所述第二牺牲条106的材料不同。实际应用中，隔离材料107’可以与第一绝缘层104、衬垫绝缘层102的材料相同。
179.需要说明的是，隔离材料107’用于后续工艺中形成实体的隔离结构107(参见上述图4a至图4c)或者气隙112(参见下述图6s至图6t)。在形成环绕所述有源柱侧壁的栅极结构之后，形成覆盖所述隔离材料的第三绝缘层(参见下述图6s至图6t)；被所述第三绝缘层覆盖的所述隔离材料107’成为隔离结构107(参见上述图4a至图4c)。
180.本技术实施例，通过光刻工艺和自对准双图案化工艺形成了更小尺寸的、自对准的所述第三沟槽t3，在所述第三沟槽t3中沉积绝缘材料形成了更小尺寸的、自对准的隔离材料107’；也就是说这种方式形成的隔离材料107’的特征尺寸突破光刻工艺的极限，同时自对准形成地隔离结构107，且所述隔离材料107’的尺寸均一性更好。
181.在一些实施例中，所述方法还包括：
182.在每一所述第一沟槽t1的侧壁沉积第二牺牲材料之前，在所述第一沟槽t1中填充第二绝缘层104；所述第二绝缘层104沿所述延伸的方向上的厚度与靠近所述第一沟槽底部的所述源极或漏极沿所述延伸的方向上的厚度基本相同；
183.在每一所述第一沟槽t1的侧壁沉积第二牺牲材料，包括：
184.在形成有第二绝缘层104的每一所述第一沟槽t1的侧壁沉积第二牺牲材料。
185.本技术实施例中，所述第二绝缘层104的材料可以包括但不限于二氧化硅，所述第二绝缘层104的材料与第二牺牲材料不同。所述第二绝缘层104的材料可以与所述第一绝缘层104、衬垫绝缘层102的材料相同。
186.请参考图6i至图6n，图6i、图6k、图6m为x-z平面的剖视图，图6j、图6l、图6n为x-y平面的俯视图，图6j、图6l、图6n分别为图6i、图6k、图6m沿a-a截面的俯视图；执行步骤s505。
187.参考图6i和图6j，去除所述第一牺牲条105和所述第二牺牲条106，形成多个第四凹槽t4；其中，所述隔离材料107’不被去除而保留。所述第四凹槽t4暴露出所述有源柱的侧壁1081，以及暴露出所述隔离材料107’的侧壁。所述隔离材料107’与所述第四凹槽t4沿第一方向间隔排布，且沿所述第一方向排布的相邻第四凹槽t4被所述隔离材料107’间隔开。也就是说，沿所述第一方向排布的每一排有源柱中每个有源柱108的侧壁暴露于同一个所述第四凹槽t4中。可以理解的是，由于所述隔离材料107’为在所述第一沟槽t1中自对准地形成(参考上述图6e至图6h)，位于相邻两个所述隔离材料107’之间的所述第四凹槽t4也的自对准地形成。在所述第四凹槽t4中用于自对准地形成栅极结构1110，每个所述栅极结构
1110环绕沿所述第一方向排布的每一排有源柱中每个有源柱108的侧壁(参考下述图6k至图6n)。
188.本技术实施例中，所述隔离材料107’的材料与所述第一牺牲条105、所述第二牺牲条106的材料不同。所述隔离材料107’的材料可以包括但不限于二氧化硅，所述第一牺牲条105、所述第二牺牲条106的材料可以包括但不限于氮化硅。
189.参考图6k至图6n，在一些实施例中，所述栅极结构1100包括栅极氧化层109和栅极110；所述形成环绕所述有源柱108的侧壁的栅极结构，包括：
190.形成环绕所述有源柱108的侧壁的栅极氧化层109；
191.形成环绕所述栅极氧化层109的栅极110。
192.参考图6k和图6l，在每一所述有源柱108的侧壁上形成栅极氧化层109，包括：通过原位氧化所述有源柱108在相应第四沟槽t4(参考上述图6i和图6j)中具有裸露的侧壁方式，环绕每一所述有源柱108的侧壁形成栅极氧化层109。
193.在第四沟槽t4中形成所述栅极氧化层109后，同时形成了第五凹槽t5。所述第五凹槽t5暴露出所述栅极氧化层109的侧壁，以及暴露出所述隔离材料107’的侧壁。所述隔离材料107’与所述第五凹槽t5沿第一方向间隔排布，且沿所述第一方向排布的相邻第五凹槽t5被所述隔离材料107’间隔开。也就是说，沿所述第一方向排布的每一排有源柱中每个有源柱108的侧壁被所述栅极氧化层109环绕，且所述栅极氧化层109的侧壁暴露于同一个所述第五凹槽t5中。这里，可以通过加热或者加压的方式，在所述第四沟槽t4中具有一裸露的侧壁进行原位氧化，形成栅极氧化层109，所述栅极氧化层109的材料包括但不限于二氧化硅。
194.参考图6m和图6n，在所述第五凹槽t5(参考上述图6k和图6l)填充导电材料，所述导电材料用于形成每个晶体管的栅极110。可以通过pvd工艺、或cvd工艺在所述第五凹槽t5中沉积导电材料。
195.本技术实施例中，所述位线的材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、掺杂硅、多晶硅或其任何组合等。
196.需要强调的是，如图6n所示，沿所述第一方向排布的每一排晶体管中每个晶体管的栅极110相互物理连接。也就是说，所述栅极110环绕于所述有源柱108的侧壁，包括沿所述第一方向围绕所述有源柱108的第二子栅极结构1101和沿所述第二方向围绕所述有源柱108的侧壁的第二子栅极结构1102，所述第二子栅极结构1101沿所述第二方向的尺寸w2大于所述第二子栅极结构1102沿所述第一方向的尺寸w1；沿所述第一方向排布的每一排晶体管中每个晶体管的栅极110相互物理连接。
197.本技术各实施例中，采用soi作为衬底，在soi的所述半导体层103中形成沿第一方向延伸的第二沟槽t2和沿第二方向延伸的第一沟槽t1，所述第二沟槽t2和所述第一沟槽t1将所述半导体层103划分为多个呈阵列排布的有源柱108，所述多个有源柱108作为晶体管的沟道区、源极和漏极的部分。然后，通过光刻工艺和自对准双图案化工艺形成了更小尺寸的、自对准的所述隔离材料107’；以及，去除位于相邻两个所述隔离材料107’之间的所述第一牺牲条105和所述第二牺牲条106，自对准地形成所述第四凹槽t4，沿所述第一方向排布的每一排有源柱中每个有源柱108的侧壁暴露于同一个所述第四凹槽t4中，在所述第四凹槽t4中填充导电材料，形成自对准的栅极结构1100，也就是说，通过将所述第一牺牲条105和所述第二牺牲条106置换为导电材料，形成环绕所述有源柱侧壁的栅极结构1100；所述栅
极结构1100将沿所述第一方向排布的每一排晶体管中每个晶体管的栅极结构相互物理连接；所述隔离材料107’将沿所述第一方向排布的相邻两排晶体管的栅极结构1100相互间隔，以此形成自对准的垂直晶体管，且所述垂直晶体管的尺寸均一性更好。
198.请参考图6o至图6t，图6o、图6q、图6s为x-z平面的剖视图，图6p、图6r、图6t为x-y平面的俯视图，图6p、图6r、图6t分别为图6o、图6q、图6s沿a-a截面的俯视图。
199.参考图6o至图6t，在一些实施例中，在所述第三沟槽中形成隔离结构，包括：
200.在形成环绕所述有源柱108侧壁的栅极结构1100之前，在所述第三沟槽中形成隔离材料107’(参考上述图6m至图6n)，所述隔离材料107’用于作为隔离结构(参考上述图4a至图4c中的隔离结构107)；
201.或者，
202.在形成环绕所述有源柱108侧壁的栅极结构1100之前，在所述第三沟槽中形成隔离材料；所述形成环绕所述有源柱侧壁的栅极结构之后，去除所述隔离材料107’，形成气隙112，所述气隙112用于作为隔离结构(参考下述图6s至图6t中的气隙112)。
203.参考图6o和图6p，去除所述隔离材料107’(参考上述图6m至图6n)，形成多个第六凹槽t6。每个所述第六凹槽t6暴露出所述栅极结构1100侧壁。在一些实施例中，可以全部地去除或者部分去除所述隔离材料107’。示例性的，可以全部地去除所述隔离材料107’。
204.参考图6q至图6t，在一些实施例中，所述气隙用于作为隔离结构，所述方法还包括：
205.在形成所述气隙112之前，沿所述延伸方向去除部分所述栅极结构1100；
206.在去除所述栅极结构1100的位置处形成第三绝缘层113；
207.所述形成覆盖所述气隙112的第四绝缘层111，包括：
208.形成覆盖所述第三绝缘层113和所述气隙的第四绝缘层111。
209.参考图6q和图6r，可以通过pvd工艺、或cvd工艺在所述第五凹槽t5中沉积导电材料；再通过回蚀刻工艺沿所述有源柱108的延伸方向上去除部分所述栅极结构1100；这里，所述蚀刻工艺可以采用干法刻蚀工艺进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。
210.在去除所述栅极结构1100的位置，通过pvd工艺、或cvd工艺处沉积绝缘材料，形成第三绝缘层113。所述第三绝缘层113的材料包括但不限于氮化硅、氮氧化硅、碳化硅、二氧化硅或其任何组合等。
211.参考图6s和图6t，通过pvd工艺、或cvd工艺处沉积绝缘材料，形成覆盖所述第三绝缘层113和所述气隙112的第四绝缘层111。所述第四绝缘层111的材料包括但不限于氮化硅、氮氧化硅、碳化硅、二氧化硅或其任何组合等。
212.执行步骤s506，在所述有源柱108的延伸方向上相对的两端分别形成源极s和漏极d；所述延伸方向与所述第一方向和所述第二方向均垂直。
213.在一些实施例中，参考上述图6s和图6t，通过光刻工艺暴露出每一所述有源柱108的第一端面s1，在每一所述有源柱108的第一端面s1形成每一晶体管的漏极d，包括：对每一所述有源柱108的第一端面s1进行离子注入，形成每一所述晶体管的漏极d。
214.在一些实施例中，参考上述图6s和图6t，将上述图6s所示的所述半导体结构沿所述第三方向倒置后，去依次除所述衬底101、衬垫绝缘层102，暴露出每一所述有源柱108的
第二端面s2，在每一所述有源柱108的第二端面s2形成每一晶体管的源极s，包括：对每一所述有源柱108的第二端面s2进行离子注入，形成每一所述晶体管的源极s。
215.在一些实施例中，源极s和漏极d的位置可以互换，即可以先形成源极s或者先形成漏极。源极s和漏极d的位置可以互换。其中，源极s，位于所述沟道区c的第一端；漏极d，位于所述沟道区c的第二端，所述第一端和所述第二端的位置可以互换；其中，所述第一端和所述第二端分别为所述沟道区c在第三方向上相对的可以互换位置的两端。
216.本技术各实施例中，有源柱直接在半导体结构中通过第一牺牲条和第一沟槽的刻蚀形成，工艺简单，避免通过在深孔中以单晶外延的方式生长有源柱对工艺提出的极高要求；同时，通过光刻-蚀刻工艺(lithography-etch，le)和自对准双图案化工艺(self-aligned double pattern，sadp)形成了更小尺寸的、自对准的所述隔离结构和所述栅极结构，且自对准形成的所述隔离结构和所述栅极结构的尺寸均一性更好，使得均一性更好的所述隔离结构和所述栅极结构沿第二方向连续延伸，降低了所述栅极结构电阻，改善了多个所述栅极结构之间的rc延迟等问题，进而增强器件的性能。
217.本技术实施例提供一种存储器的制造方法，所述方法包括：
218.形成半导体结构；所述半导体结构通过本技术实施例提供的半导体结构的制造方法制造得到；
219.形成多个存储单元，每一所述存储单元与所述半导体结构中一晶体管的源极或漏极连接；
220.形成多条位线，每一所述位线与所述半导体结构中沿第二方向排布的每一排晶体管的源极或者漏极连接。
221.实际应用中，所述字线与每一所述半导体结构的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制每一所述晶体管中所述沟道区的导通或截止。沿所述第一方向延伸的所述位线与每一所述半导体结构的漏极连接，所述位线用于在每一所述晶体管导通时，对所述存储单元执行读取或写入操作。
222.本技术实施例提供的存储器的制造方法制造得到的存储器与上述实施例中的存储器类似，对于本技术实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
223.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
224.本技术所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
225.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。