单面纳米片晶体管
背景技术：
1.集成电路（ic）中的器件密度持续增加。在缩小的器件占用面积内，垂直晶体管取向已变得重要。例如，基于纳米片晶体管堆叠的垂直取向的晶体管架构正在变成ic的基本晶体管单元设计。半导体材料堆叠内的沟道层的数量和每个沟道层的横向宽度可以设定纳米片晶体管的载流宽度。
2.具有较小横向宽度的纳米片晶体管可以被称为纳米线晶体管，而具有较大横向宽度的纳米片晶体管可以被称为纳米带晶体管。纳米带和纳米线晶体管通常是环栅（gaa）晶体管，其中，栅极堆叠完全包裹沟道半导体材料。然而，根据gaa架构完全包围沟道材料规定了相邻半导体沟道堆叠之间的某一最小横向间隔，例如以容纳沟道半导体材料堆叠的两个相对侧壁上的栅电极的端盖。如果栅电极和/或源极/漏极接触金属仅在沟道材料纳米片的堆叠的一面上，则可以减小晶体管占用面积。因此，这种“单面”纳米片晶体管架构以及用于其制造的相关联技术在商业上是有利的。
附图说明
3.在附图中作为示例而非作为限制示出了在本文中描述的材料。为了说明的简单和清楚，图中示出的元件不一定按比例绘制。例如，为了清楚，一些元件的尺寸可能相对于其它元件被夸大。而且，为了讨论的清楚，各种物理特征可以以它们的简化的“理想”形式和几何形状来表示，但是然而要理解，实际的实施方式可以仅近似于所示出的理想情况。例如，可以不顾由纳米制造技术形成的结构的有限粗糙度、圆角和不完美的角交叉特性来绘制平滑表面和方形交叉。此外，在认为适当的情况下，在图之间重复了参考标记以指示对应或类似的元件。在图中：图1是示出根据一些实施例的制造具有单面栅极堆叠的纳米片晶体管的方法的流程图；图2是示出根据一些实施例的制造具有单面源极/漏极接触的纳米片晶体管的方法的流程图；图3a、4a、5a、6a、7a、8a和9a是根据一些实施例的、随着实践在图1中示出的方法中的操作而演变的纳米片晶体管结构的平面图；图3b、4b、5b、6b、7b、8b和9b是根据一些实施例的、随着实践在图1中示出的方法中的操作而演变的纳米片晶体管结构的剖面图；图10a、10b、11a、11b和12是根据一些其它实施例的纳米片晶体管结构的剖面图；图13示出根据一些实施例的采用包括单面纳米片晶体管的ic的移动计算平台和数据服务器机器；以及图14是根据一些实施例的电子计算设备的功能框图。
具体实施方式
4.参考附图描述一个或多个实施例。虽然详细描绘和讨论了具体配置和布置，但是
应当理解，这样做仅出于说明性目的。相关领域的技术人员将会认识到：在不脱离本描述的精神和范围的情况下，其它配置和布置是可能的。对于相关领域的技术人员来说将显而易见的是，在本文中描述的技术和/或布置可以用在除在本文中详细描述的系统和应用之外的各种其它系统和应用中。
5.在以下详细描述中参考附图，附图形成该详细描述的一部分并示出了示例性实施例。此外，要理解：在不脱离所要求保护的主题的范围的情况下，可以利用其它实施例并且可以做出结构和/或逻辑改变。还应当注意，方向和参考（例如上、下、顶部、底部等）可以仅用于有利于描述附图中的特征。因此，以下详细描述不要以限制性含义来理解，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。
6.在以下描述中，阐述了许多细节。然而，对于本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些示例中，以框图形式而非详细地示出公知的方法和器件，以避免模糊本发明。在整个本说明书中对“实施例”或“一个实施例”或“一些实施例”的参考意味着结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，在整个本说明书中的各个地方中的短语“在实施例中”或“在一个实施例中”或“一些实施例”的出现不一定正指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何合适的方式组合在一个或多个实施例中。例如，在与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的任何情况下，第一实施例可以与第二实施例组合。
7.如在本描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将会理解，如在本文中所使用的术语“和/或”指代并涵盖相关联的所列项目中的一个或多个的任何和所有可能的组合。
8.术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述组件之间的功能或结构关系。这些术语不旨在作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示：两个或更多元件彼此直接或间接（在它们之间具有其它中间元件）物理或电接触，和/或两个或更多个元件彼此合作或交互（例如，如在因果关系中）。
9.如在本文中所使用的术语“在
……
之上”、“在
……
之下”、“在
……
之间”和“在
……
上”指代一个组件或材料相对于其它组件或材料的相对位置，其中此类物理关系是值得注意的。例如在材料的上下文中，一种材料或另一种材料之上或之下的材料可以直接接触或可以具有一种或多种中间材料。此外，两种材料之间的一种材料可以直接与两种材料接触或可以具有一种或多种中间材料。相比而言，在第二材料“上”的第一材料与第二材料直接接触。在组件组装件的上下文中将做出类似的区分。
10.如在整个本说明书中和在权利要求书中所使用的，由术语“中的至少一个”或“中的一个或多个”联合的项目列表可以意味着所列术语的任意组合。例如，短语“a、b或c中的至少一个”可以意味着a；b；c；a和b；a和c；b和c；或a、b和c。
11.如在本文中所使用的，在制造过程输出由一些分布统计表征的群体的认识中采用限定词“基本上”。除非另外明确说明，否则在基本上相同的两件事情之间将预期仅仅偶然的变化。因此，任何可量化的差异将小于10%。
12.下面描述与堆叠的纳米片晶体管结构的单面栅电极、源极和/或漏极、或源极/漏
极接触金属相关联的方法和架构。所描述的架构和制造技术既适用于其中堆叠内的所有晶体管结构都具有单一导电类型（例如，所有p型或所有n型）的纳米片结构，也适用于其中一个晶体管结构具有第一导电类型（例如，p型）而堆叠内的另一个晶体管结构具有互补导电类型（例如，n型）的纳米片结构。
13.在一些示例中，单面纳米片晶体管包括栅电极，该栅电极例如仅包裹每个纳米片沟道半导体材料的一个侧壁以限定三面或“三栅极”晶体管沟道。在一些其它实施例中，单面纳米片晶体管结构包括单面源极和/或漏极半导体。在一些其它实施例中，单面纳米片晶体管结构包括单面源极接触金属和/或漏极接触金属结构。在另外其它实施例中，单面纳米片晶体管结构包括单面栅电极、单面源极和/或漏极半导体结构、或者源极接触金属和/或漏极接触金属结构中的两个或更多个。一些这样的实施例可以有利地实现纳米片晶体管标准电路单元高度的减小。例如，静态随机存取（sram）单元高度可以相对于其中纳米片晶体管具有gaa架构的单元高度被减小。
14.如下面还描述的，第一介电材料沉积在纳米片鳍结构之上。第一介电材料然后利用自对准蚀刻工艺或利用掩蔽蚀刻工艺来图案化，以便仅沿着纳米片鳍结构的一面保留。沉积第二介电材料，然后可以利用栅电极材料、源极/漏极半导体材料、或者源极/漏极接触材料中的任何一种来选择性地替换第一或第二介电材料。图1是示出根据一些实施例的用于制造具有单面栅极堆叠的纳米片晶体管的方法100的流程图。图2是示出根据一些实施例的用于制造具有单面源极/漏极接触金属的纳米片晶体管的方法200的流程图。
15.首先参考图1，方法100开始于输入105，其中，接收包括纳米片鳍结构的工件。该工件可以是已知适合于ic制造的任何工件。在一些这样的实施例中，在操作105接收的工件包括晶体半导体衬底，诸如但不限于单晶硅晶片（例如，300-400mm直径）。在输入105处接收的工件还包括鳍结构，该鳍结构包括材料的堆叠，所述材料包括将变成晶体管的沟道的半导体材料的纳米片。
16.图3a是可以在输入105处接收的示例性集成电路结构300的平面图。图3b是根据一些实施例的集成电路结构300沿着也在图3a中示出的b-b'线的剖面图。如图3a-3b中示出的，纳米片鳍结构310和311包括纳米片双层305，所述纳米片双层305包括在沟道半导体材料纳米片306a、306b、306c和306d之间的牺牲材料307。尽管具体示出四个沟道纳米片306a-306d，但是纳米片鳍结构可以具有由一层或多层牺牲材料分离的任何数量的沟道纳米片。
17.在一些示例性实施例中，沟道纳米片306是晶体半导体。尽管晶体半导体包括多晶薄膜材料，但是晶体半导体可以有利地是单晶。在一些这样的实施例中，沟道纳米片306的晶性是立方的，其中，顶表面具有例如（100）、（111）或（110）的晶体取向。其它晶体取向也是可能的。在一些实施例中，沟道纳米片306是基本上单晶的iv族半导体材料，诸如但不限于基本上纯的硅（例如，仅具有痕量杂质）、硅合金（例如，sige）或基本上纯的锗（例如，仅具有痕量杂质）。在替选的多晶或非晶实施例中，例如，在沟道纳米片306包括薄膜半导体材料层的情况下，沟道纳米片306也可以具有这些相同的示例性组分中的任何一种。例如，沟道纳米片306的多晶或非晶实施例也可以包括半导电金属氧化物，诸如igzo。
18.沟道纳米片306也可以是iii-v族二元、三元或四元半导体合金（例如，具有来自周期表的iii族的至少一种元素诸如al、ga或in的第一子晶格和来自周期表的v族的至少一种元素诸如p、as或sb的第二子晶格）。在其它实施例中，沟道纳米片306包括iii-n族二元、三
元或四元半导体合金（例如，gan、algan、inalgan）的一层或多层。ii-vi族半导体合金也是可能的，过渡金属硫属化物（tmd）也是可能的。
19.牺牲材料307可以具有与沟道纳米片306a-d的组分足够不同的任何组分，以有利于它们随后的选择性去除。在一些实施例中，在沟道纳米片306是iv族半导体材料的情况下，牺牲材料307包括比沟道纳米片306更多的锗。例如，在沟道纳米片306a-d主要是硅的情况下，牺牲层是si
1-x
ge
x
，其中，x在0.15-0.6之间。
20.纳米片鳍结构还可以包括纳米片下方的一个或多个基底或缓冲材料层303。基底或缓冲材料层303可以具有任何组分，并且可以例如具有比沟道纳米片306a-d高的p型或n型杂质浓度。纳米片鳍结构310、311可以延伸到诸如单晶硅的体半导体衬底301中，其中，一部分基底材料层303则具有与衬底301基本上相同的组分和/或晶性。
21.纳米片鳍结构310和311还可以包括一层或多层盖介电材料308，其可以例如用作鳍硬掩模。盖介电材料308可以具有任何适合的材料，其中，一些示例性材料包括氧化硅（sio）、氮化硅（sin）、碳化硅（sic）或掺碳氧化物（sioc（h））。
22.可以使用任何合适的技术来限定纳米片鳍结构310和311。例如，在方法100（图1）的上游可能实践了一个或多个光刻工艺（例如，极uv）和/或减成工艺（例如，硬掩模蚀刻）和/或加成工艺（例如，薄膜沉积）。在一些实施例中，通过多图案化工艺（诸如但不限于节距四分（pitch-quartering）），生成纳米片鳍结构310、311。例如，这些技术可以实现15nm或更小的目标最小横向宽度w（图3a）。这些纳米片鳍结构之间的横向间隔s可以大于或小于目标横向宽度w，以实现任何期望的鳍结构节距p。
23.在一些实施例中，在操作105（图1）接收的纳米片鳍结构可以被分离成两个或更多个群体。在图3a和3b中示出的示例中，纳米片鳍结构310具有横向宽度w并且以不大于阈值距离或间隔的最小横向间隔s间隔开。纳米片鳍结构311也具有横向宽度w，但是与相邻掩模结构以间隔s2间隔开，该间隔s2大于间隔s的阈值距离。尽管阈值间隔可以随实施方式而变化，但是在一些示例性实施例中，阈值间隔是5-15nm。纳米片鳍结构311也可以具有不同于w（例如，大于或小于w）的横向宽度。
24.返回图1，方法100在框110处继续，其中，在纳米片鳍结构之上共形地沉积介电材料层作为衬里。可以在框110处实践提供层厚度的足够共形性的任何沉积工艺。介电衬里的沉积可以是例如通过化学和/或原子层沉积（ald）。共形工艺确保沿着纳米片鳍结构的侧壁的介电材料层的厚度近似等于在超过阈值间隔s的、纳米片鳍结构之间的空间内的盖层的厚度。
25.取决于相邻纳米片鳍结构之间的间隔和在框110处沉积的介电材料的厚度，两个相邻鳍之间的间隔可以被完全填充或不被完全填充。在与鳍结构的侧壁相邻的介电材料层的厚度是间隔s的至少一半的一些示例性实施例中，鳍结构之间的小于或等于间隔s的空间将被横贯多个纳米片鳍结构的相邻侧壁的介电材料衬里占据。在介电材料层的厚度是足够的情况下，介电材料层表面在间隔s内闭合到其自身上。对于超过间隔s的相邻鳍结构之间的空间，盖层可以未闭合到其自身上并且下伏衬底的至少一部分将仅由标称介电材料层厚度覆盖。这种鳍间隔相关的电介质回填可以依赖于自对准处理，或者不依赖于自对准处理。无论如何，可以在框110处沉积的介电材料之上形成掩蔽材料以还限定在框110处沉积的介电材料的待保留的部分或区。
26.图4a和4b还示出示例性介电材料425，其可以具有适合于随后蚀刻工艺的任何材料组分。在一些示例中，介电材料425是氧化硅（sio）、氮氧化硅（sion）、氮化硅（sin）、碳化硅（sic）或掺碳氧化物（sioc（h））中的一层或多层。在一些有利的实施例中，介电材料425具有与盖介电材料308的顶层不同的化学组分。在一个具体示例中，介电材料425是sio（例如，sio2）。如图所示，介电材料425在衬底301的平面区上具有厚度t1并且在纳米片鳍结构310、311的侧壁上具有厚度t2。在示例性实施例中，电介质沉积的共形性使得厚度t2不小于厚度t1的80%。
27.如图4a和4b中还示出的，在介电材料425的部分上图案化掩模特征430。如图4a中所示，掩模特征430基本上平行于鳍结构的长度（y维度）延伸，并且仅与鳍结构横向宽度w的一部分重叠。作为一个示例，掩模特征430与一对紧密间隔的鳍结构310之间的间隔s重叠。在另一示例中，鳍结构311和掩模特征430的边缘在鳍结构311的第一面上偏移至少厚度t2，而在鳍结构311的第二相对面上偏移小于厚度t2。掩模特征430可以具有任何长度（例如，y维度），其中，为了清楚，在图4a中示出一些变化。图4a和4b还示出掩模线430如何是可选的，其中，在一对紧密间隔的纳米片鳍结构310之间的空间s上不存在掩模线430。
28.返回图1，方法100在框115处继续，其中，在框110处沉积的介电材料从纳米片鳍结构的第一沟道部分被去除，同时作为残余物被保留在鳍结构的第二沟道部分之上或上。在示例性实施例中，在框115处，利用以该层的标称厚度为目标的蚀刻（利用合适的过蚀刻）来去除介电材料层，以暴露工件的仅覆盖有标称介电材料层厚度的表面。在示例性实施例中，在框115处执行各向同性蚀刻达足以从纳米片沟道材料的侧壁完全去除介电材料厚度的持续时间。例如，各向同性蚀刻可以是基于等离子体的工艺或湿法化学蚀刻。如下面还描述的，随后将形成与在框115处暴露的第一沟道部分相邻的另一（例如，隔离）电介质，同时随后将利用栅极材料来替换在框115处作为残余物保留的至少一定量的介电材料。
29.如图5a和5b中还示出的，介电材料425例如利用基于nf3或sf6的下游等离子体蚀刻而被各向同性地去除。各向同性蚀刻从介电材料425的未掩蔽的部分去除至少厚度t1。在其中纳米片鳍结构310由间隔s分离的一些实施例中，介电材料425保留在内部鳍侧壁310a上，因为间隔s完全填充有介电材料425。因此，介电材料425将保留与足够接近的任何鳍结构的内部鳍侧壁310a相邻。虽然在间隔s内的介电材料425仅凹陷小于盖电介质308的厚度的量（例如，t1），但是各向同性蚀刻从外部鳍侧壁310b去除介电材料425。
30.如图5b中还示出的，对于超过s的任何鳍间隔，可以实现鳍侧壁之间的类似区分，其中，掩模特征430保护覆盖内部侧壁310a的介电材料425以免受从外部侧壁310b去除未掩蔽的介电材料425的各向同性蚀刻。在其中掩模特征430从纳米片鳍结构311横向偏移的其它实施例中，介电材料425被保留在仅一个鳍侧壁311a之上或与其相邻，其中，各向同性蚀刻暴露另一个相对的鳍侧壁311b。因此，掩模特征430可以保护单个鳍结构的一面或两个相邻鳍结构的两面。例如，在替选实施例中，在纳米片鳍结构310和纳米片鳍结构311之间的空间s2内的介电材料425可以被完全保留，其中，两个掩模特征430合并成跨越空间s2的单个掩模特征。
31.指示各向同性蚀刻，残余的介电材料底部426保留在外部鳍侧壁310b的基底处在沟道半导体纳米片下方。根据示例性实施例，在掩模线430下方的横向蚀刻底切也指示各向同性地蚀刻介电材料425。因此，虽然掩模特征430可能是短暂的，但是介电材料残余物可以
提供制造工艺的持久指纹。
32.返回图1，方法100在框120处继续，其中，在纳米片鳍结构之上沉积第二介电材料，从而接触当去除第一介电材料时暴露的沟道部分。在其它地方，第二介电材料被累积在与纳米片鳍结构的沟道部分相邻保留的残余第一介电材料之上。在框120处沉积的介电材料可以是适合于相邻纳米片鳍结构之间的电隔离的任何介电材料。在框120处沉积的介电材料具有与在框110处沉积的介电材料足够不同的化学组分，以提供充分的蚀刻选择性。在沉积之后，然后平坦化在框120处沉积的介电材料或以其它方式使在框120处沉积的介电材料凹陷，以暴露在框110处沉积的介电材料。
33.在图6a和6b中示出的示例中，ic结构300已演变为包括介电材料625。在一些示例中，介电材料625是氧化硅（sio）、氮化硅（sin）、氮氧化硅（sion）、碳化硅（sic）或掺碳氧化物（sioc（h））。在其中介电材料425是sio的示例性实施例中，介电材料625不同于sio（例如sioc（h））。在其中介电材料425是sion的其它实施例中，介电材料625是sio或sioc（h）。在其中介电材料425是第一sion的其它实施例中，介电材料625是具有不同氮含量的第二sion。尽管介电材料625被示出为具有单一均匀组分，但是介电材料625也可以例如是多层的，其中，第一层与鳍结构的基底相邻并且第二材料与鳍结构的顶部相邻。
34.如图7a和7b中还示出的，通过任何合适的蚀刻工艺使介电材料625（和/或其分离层）平坦化和/或凹进，以暴露与内部鳍侧壁310a相邻保留的介电材料425。在该示例中，当介电盖308的底层被暴露时，电介质平坦化工艺终止。因此，介电材料625保留与外鳍侧壁310b相邻以及与鳍侧壁311b相邻。
35.返回图1，方法100在框130处继续，其中，去除在框110处沉积的残余介电材料的至少一部分，以暴露纳米片鳍结构的沟道部分。因此，框130可能需要适合于使电介质残余物相对于在框120处沉积的其它介电材料选择性地凹进的任何蚀刻工艺。在图8a和8b中示出的示例中，在相邻纳米片鳍结构之间形成凹陷825，其中，蚀刻介电材料425。如图所示，介电材料425凹进到沟道半导体纳米片中的最下一个下方，其中，一定残余介电材料425保留与鳍结构的基底相邻。凹陷825暴露内部侧壁310a，而外部侧壁310b保留由介电材料625保护。类似地，凹陷825暴露鳍侧壁311a，而鳍侧壁311b保留由横向相邻的介电材料625保护。如图8a中所示，电介质蚀刻工艺可以由掩模特征805来掩蔽，所述掩模特征805在该示例中基本上与鳍结构正交延伸。因此，在框110处沉积的介电材料可以沿着纳米片鳍结构的非沟道（例如，源极和漏极）长度保留。
36.返回图1，方法100在框150处继续，其中，根据任何合适的技术（一种或多种）形成栅极堆叠。由于在框130处执行的电介质蚀刻期间保留在框120处沉积的介电材料，所以在框140处形成的栅极堆叠仅形成在纳米片鳍结构的一个侧壁上。在框140处的栅极堆叠的形成可以例如包括在分离的沟道纳米片之间的牺牲材料的蚀刻、栅极绝缘体（例如，任何常规或高k电介质、铁电体等）的沉积、以及一种或多种功函数金属的沉积。方法100然后在输出150处完成，其中，可以根据任何其它技术制造ic结构。例如，可以实践后段制程（beol）金属化工艺以将纳米片晶体管的端子电互连到任何功能电路诸如片上系统（soc）或任何分解的逻辑单元上。
37.在图9a和9b中还示出的示例中，通过经过凹陷825（图8b）执行的选择性蚀刻工艺去除了沟道纳米片306a-306d之间的牺牲介电材料。随后，在沟道纳米片306a-306d的暴露
表面上沉积栅极绝缘体905，接着是可以基本上回填凹陷825的栅电极材料910。由于介电材料625保留与鳍侧壁310b和311b相邻，所以栅极绝缘体905和栅电极材料910不完全围绕每个沟道纳米片，而是形成三栅极型沟道选通界面。在沿着外部侧壁310b保留介电材料625的情况下，对于其中介电材料425是两个相邻鳍结构之间的唯一材料的实施例来说，栅电极材料910具有音叉或双面梳状结构。对于单鳍结构311来说，栅极电介质905和栅电极910具有单面梳状结构，其中，其横向厚度不大于介电材料425的厚度t2。
38.栅极绝缘体905可以是适合于mosfet的任何材料，包括具有中等体相对介电常数（例如，在3.5至9之间的k）或具有高体介电常数（例如，大于9的k）的铁电体和电介质。例如，栅极绝缘体905可以包括sio和sin中的一种或多种。在其它示例中，栅极绝缘体905可以包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌酸铅锌中的一个或多个。
39.栅电极材料910可以包括一层或多层。例如，与栅极绝缘体905接触的第一栅电极层可以是功函数材料，而与第一层接触的第二层是填充材料。在一些实施例中，栅电极材料910仅包括n型功函数金属，其可以例如具有在约3.9ev与约4.2ev之间的功函数。合适的n型功函数金属包括但不限于铪、锆、钛、钽、铝和包括这些元素的金属碳化物（例如，碳化钛、碳化锆、碳化钽、碳化铪和碳化铝）。在一些其它实施例中，栅电极材料仅包括p型功函数金属，其可以例如具有在约4.9ev与约5.2ev之间的功函数。合适的p型材料包括但不限于钌、钯、铂、钴、镍 钛、钨、导电金属氮化物（例如tin、wn）和导电金属氧化物（例如氧化钌）。在另外其它实施例中，栅电极材料910可以替代地仅包括具有在n型和p型功函数金属的功函数之间的功函数（例如，4.2-4.9ev）的中间带隙功函数金属。尽管在图9a和9b中没有示出，但是在功函数金属的厚度不足以完全占据凹陷825（图8b）的情况下，组分不同的栅极填充金属可以在功函数金属之上。
40.如上所述，可以实践类似于方法100的方法，以通过接入纳米片鳍结构的仅一个侧壁来形成单面源极/漏极半导体和/或源极/漏极接触金属。正如对栅极堆叠一样，相对于常规结构，这种单面源极/漏极结构可以减小相邻鳍结构之间的横向间隔。
41.图2是示出根据一些实施例的制造具有单面源极/漏极接触的纳米片晶体管的方法200的流程图。方法100或方法200中的任一个可以不包括（exclusively of）另一个地被实践。然而，方法200也可以与方法100组合实践。当组合时，并非图1中示出的所有框都需要与图2中示出的框分离地实施。
42.方法200再次开始于操作105，其中，接收工件。该工件可以是如上所述的适合于方法100的那些工件中的任何一种。在操作105接收的工件再次包括纳米片鳍结构，例如基本上如上所述。
43.方法200在框110处继续，其中，第一介电材料沉积在纳米片鳍结构之上，例如基本上如上面在方法100的上下文中描述的。在框215处，从纳米片鳍结构的第一源极/漏极部分去除第一介电材料，从而在纳米片鳍结构的第二源极/漏极部分上留下残余的介电材料。在示例性实施例中，第一源极/漏极部分包括纳米片鳍结构的第一侧壁，而第二源极/漏极部分包括纳米片鳍结构的与第一侧壁相对的第二侧壁。在框215处所执行的蚀刻工艺可以例如与针对方法100（图1）中的框115描述的工艺基本上相同。
44.方法200在框220处继续，其中，第二介电材料沉积在框215处暴露的纳米片鳍结构的第一源极/漏极部分之上。例如，在框220处沉积的第二介电材料可以与在框120（图1）处沉积的第二介电材料基本上相同。基本上如上所述，再次平坦化第二介电材料以暴露第一介电材料的顶部。注意的是，在方法100和200两者被组合的情况下，框215和220可以分别与框115和120同时执行。
45.在框230处，相对于第二介电材料选择性地去除第一电介质残余物的至少一部分，以暴露纳米片鳍结构的第二源极/漏极部分，而不暴露保留由第二介电材料保护的第一源极/漏极部分。在框240处，然后利用重新生长的源极/漏极半导体和/或源极/漏极接触金属来至少部分地回填在框230处形成的凹陷。对于其中方法200与方法100组合的实施例，框230和240可以在形成栅极堆叠之前执行，并且根据保护沟道区的蚀刻掩模来限制。方法200在输出150处完成，其中，完成ic结构，例如基本上如上面在方法100的上下文中描述的。
46.在图10a中示出的示例中，ic结构300包括在纳米片鳍结构的沟道部分之上的栅电极材料910和在纳米片鳍结构的源极和/或漏极部分之上的源极/漏极接触金属1010。源极/漏极接触金属1010有利地是单面的，例如根据方法200（图2）来制造。在一些实施例中，栅电极材料910也是单面的，例如基本上如上（例如，在图9a、9b中）所述。然而，栅电极材料910可以替代地完全包裹每个纳米片的沟道区。
47.图10b示出由图10a中的c-c'线所区别（demark）的源极/漏极区的剖面图。如图10b中还所示的，ic结构300包括由源极/漏极接触金属1010接触的源极/漏极半导体区1006a和1006b。源极/漏极半导体区1006a和1006b可以每个包括适合于晶体管的任何半导体材料。在一些实施例中，源极/漏极半导体区1006a和1006b是杂质掺杂半导体材料。在示出的实施例中，源极/漏极半导体区1006a和1006b包括分离的外延半导体源极/漏极晶体，其可以包括一种或多种电活性杂质。在一些实施例中，例如，源极/漏极半导体区1006a和1006b是具有p型杂质（例如，硼或镓）或n型杂质（例如，磷、砷或锑）中的至少一种的iv族半导体材料（例如，si、ge或sige合金）。
48.源极/漏极半导体区1006a和1006b可以具有相同导电类型。然而，在堆叠的cmos纳米片晶体管结构中，源极/漏极半导体区1006a可以是p型或n型，而源极/漏极半导体区1006b具有与1006a的导电类型互补的导电类型。尽管例如示出仅两个源极/漏极半导体区，其中从图3a-9b中示出的四个纳米片的外延重新生长已一起合并成较少源极/漏极晶体（例如，不同导电类型的两个），但是可以存在任何数量的源极/漏极半导体晶体。
49.如图10b中还示出的，接触金属1010与源极/漏极半导体区1006a和1006b的内部侧壁310a直接接触。接触金属1010是单面的，因为介电材料625保留与源极/漏极半导体区1006a和1006b的外部侧壁310b接触。在纳米片鳍结构311中，接触金属1010类似地与源极/漏极半导体区的一个侧壁311a接触，而介电材料625与源极/漏极半导体区的相对的侧壁311b接触。接触金属1010可以演变成单面，基本上如针对单面栅极堆叠所描述和描绘的。例如，可以相对于介电材料625选择性地使介电材料425凹陷，以暴露纳米片源极/漏极区的内部侧壁310a。然后可以选择性地去除纳米片源极/漏极区之间的牺牲材料。还可以去除纳米片的源极/漏极区，并重新生长源极/漏极半导体区1006a和1006b。这种源极/漏极重新生长可以完全回填其中去除介电材料425所在的凹陷，或者如图10b中示出的，接触金属1010可以沉积到在重新生长源极/漏极半导体区1006a和1006b之后保留的任何凹陷中。
50.注意的是，介电材料425与介电材料625的化学组分的差异也可以有利于源极/漏极接触金属，其替代地与侧壁310b和311b形成单面接触。例如，如图11a中示出的，代替凹陷蚀刻介电材料425，可以相对于介电材料425选择性地回蚀介电材料625。该备用的（alternate）凹陷蚀刻暴露源极/漏极半导体区1006a和1006b的外部侧壁310b，而介电材料425保留与内部侧壁310a相邻。对于纳米片鳍结构311来说，侧壁311b同样被暴露，而介电材料425保留与侧壁311a相邻。
51.图11b还示出在沉积和平坦化源极/漏极接触金属1210之后的ic结构300。如图所示，介电材料625的备用凹陷可以有利于相邻纳米片鳍结构之间的备用电互连。例如，与源极/漏极接触金属1010（图10b）不同，源极/漏极接触金属1210没有使由间隔s分离的纳米片鳍310处于电并联。源极/漏极接触金属1210替代地将由大于间隔s分离的纳米片鳍310电耦合在一起。
52.介电材料425与介电材料625的不同化学组分可以也有利于源极/漏极接触金属的多个示例，其中的一些可以与侧壁310a和311a形成单面接触而其它与侧壁310b和311b形成单面接触。通常，可以利用每种类型的源极/漏极接触金属结构迭代地制造由图10b和11b示出的两个单面源极/漏极接触金属结构，以与纳米片鳍的源极/漏极半导体区中的仅一些形成接触。例如，第一接触金属可以与纳米片鳍的一个或多个下纳米片形成单面接触，而第二接触金属可以与相同纳米片鳍的一个或多个上纳米片形成单面接触。
53.在图12中示出的示例中，在第一凹陷蚀刻工艺期间，相对于介电材料425选择性地回蚀介电材料625。该第一凹陷蚀刻暴露源极/漏极半导体区1006a和1006b的外部侧壁310b，而介电材料425保留与内部侧壁310a相邻。然后，基本上如上所述地沉积和平坦化接触金属化1210。另外，在平坦化之后，接触金属1210被凹陷蚀刻以再次暴露源极/漏极半导体区1006b的外部侧壁310b。然后，介电材料1225（其可以具有与介电材料625相同的组分）沉积在接触金属1210之上，并且利用纳米片鳍结构之间的介电材料425来平坦化。
54.在第二凹陷蚀刻工艺期间，相对于介电材料1225选择性地回蚀介电材料425。该第二凹陷蚀刻具有较小的深度，并且暴露仅源极/漏极半导体区1006b的内部侧壁310a。然后利用接触金属1010回填第二凹陷以到达ic结构300，基本上如图12中所描绘的。对于纳米片鳍结构311来说，侧壁311b同样被暴露，而介电材料425保留与侧壁311a相邻。图12中示出的多接触结构可以例如有利于cmos纳米片鳍，其中，源极/漏极半导体区1006a具有与源极/漏极半导体区1006b的导电类型互补的导电类型，并且两个晶体管源极/漏极端子将处在不同的电路节点处。
55.鉴于以上描述，将会明白，将单面纳米片晶体管形成为尺寸缩放几何形状的技术可以容易地应用于任何ic芯片。图18示出了采用包括单面纳米片晶体管（例如，如在本文中其它地方所述）的ic芯片的移动计算平台和数据服务器机器。服务器机器1306可以是任何商业服务器，例如包括设置在机架内并且联网在一起用于电子数据处理的任何数量的高性能计算平台。移动计算平台1305可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一个的任何便携式设备。例如，移动计算平台1305可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且可以包括显示屏（例如，电容式、电感式、电阻式或光学触摸屏）、芯片级或封装级集成系统1310以及电池1315。
56.设置在展开图1320中示出的集成系统1310内、或者作为服务器机器1306内的独立
封装芯片，一个或多个ic芯片包括存储器电路块（例如，ram）、处理器电路块（例如，微处理器、多核微处理器、图形处理器等），其中的任一个或两个包括例如根据在本文中描述的实施例的单面纳米片晶体管。ic芯片1350可以连同功率管理集成电路（pmic）1330、包括宽带rf（无线）发射机和/或接收机（tx/rx）（例如，包括数字基带和模拟前端模块，其还包括在发射路径上的功率放大器和在接收路径上的低噪声放大器）的rf（无线）集成电路（rfic）1325以及控制器1335中的一个或多个还耦合到板、衬底或插入器1360。rfic 1325和pmic 1330中的任何一个或全部也可以包括例如根据在本文中描述的实施例的单面纳米片晶体管。
57.功能上，pmic 1330可以执行电池功率调节、直流到直流转换等，因此具有耦合到电池1315的输入并且具有向其它功能模块提供电流供应的输出。如还示出的，在示例性实施例中，rfic 1325具有耦合到天线（未示出）的输出，以实现包括但不限于如下项的多种无线标准或协议中的任何一种：wi-fi（ieee 802.11家族）、wimax（ieee 802.16家族）、ieee 802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被指定为3g、4g、5g及以上的任何其它无线协议。注意的是，这些板级ic模块1325、1330、1335中的每一个可以集成到分离的ic上或集成到单片soc中。
58.图14是根据一些实施例的电子计算设备1400的功能框图。例如，计算设备1400可以在平台1305或服务器机器1306内部找到。设备1400还包括托管多个组件的主板1402，所述组件诸如但不限于处理器1404（例如，应用处理器），其还可以并入例如根据在本文中描述的实施例的单面纳米片晶体管。处理器1404可以物理地和/或电气地耦合到主板1402。在一些示例中，处理器1404包括封装在处理器1404内的集成电路管芯。通常，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以还存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
59.在各种示例中，一个或多个通信芯片1406也可以物理地和/或电气地耦合到主板1402。在其它实施方式中，通信芯片1406可以是处理器1404的一部分。取决于其应用，计算设备1400可以包括可以或可以不物理地和电气地耦合到主板1402的其它组件。这些其它组件包括但不限于易失性存储器（例如，mram 1430、dram 1432）、非易失性存储器（例如，rom 1435）、闪存、图形处理器1422、数字信号处理器、密码处理器、芯片组1412、天线1425、触摸屏显示器1415、触摸屏控制器1475、电池1410、音频编解码器、视频编解码器、功率放大器1421、全球定位系统（gps）设备1440、罗盘1445、加速计、陀螺仪、音频扬声器1420、相机1441、以及大容量存储设备（诸如硬盘驱动器、固态驱动器（ssd）、光盘（cd）、数字多功能盘（dvd）诸如此类）等。
60.通信芯片1406可以实现用于向和从计算设备1400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制电磁辐射经过非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1406可以实现多种无线标准或协议（包括但不限于在本文中其它地方描述的那些标准或协议）中的任何一种。第一通信芯片可以专用于诸如wi-fi和蓝牙的较短距离无线通信，而第二通信芯片可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do以及其它的较长距离无线通信。
61.虽然参考各种实施方式描述了在本文中阐述的某些特征，但是该描述不旨在以限制性意义来解释。因此，对本公开所属领域的技术人员显而易见的、在本文中描述的实施方
式的各种修改以及其它实施方式被认为落入本公开的精神和范围内。
62.将会认识到，本公开的原理并不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下通过修改和变更来实践。例如，上面实施例可以包括如下面还提供的特征的具体组合。
63.在第一示例中，一种集成电路（ic）结构包括：鳍，该鳍包括在下沟道半导体材料之上的上沟道半导体材料。源极和漏极耦合到上沟道半导体材料和下沟道半导体材料中的至少一个。栅极绝缘体与上沟道半导体材料和下沟道半导体材料中的每一个的第一侧壁直接接触。栅电极与栅极绝缘体接触，并且与上沟道半导体材料和下沟道半导体材料中的每一个的第一侧壁相邻。栅极绝缘体和栅电极也在上沟道半导体材料和下沟道半导体材料之间的空间内。介电材料与上沟道半导体材料和下沟道半导体材料中的每一个的第一侧壁和第二相对的侧壁两者相邻。介电材料与上沟道半导体材料和下沟道半导体材料中的每一个的第二侧壁直接接触。栅电极和栅极绝缘体在介电材料与上沟道半导体材料和下沟道半导体材料中的每一个的第一侧壁之间。
64.在第一示例中，一种集成电路（ic）结构包括：鳍，该鳍包括在下沟道材料之上的上沟道材料。栅极绝缘体与上沟道材料和下沟道材料的第一侧壁直接接触。栅电极与栅极绝缘体接触并且与上沟道材料和下沟道材料中的每一个的第一侧壁相邻。栅极绝缘体和栅电极也在上沟道材料和下沟道材料之间的空间内。介电材料与上沟道材料和下沟道材料中的每一个的第一侧壁和相对的第二侧壁相邻。介电材料与上沟道材料和下沟道材料中的每一个的第二侧壁直接接触。栅电极和栅极绝缘体在介电材料与上沟道材料和下沟道材料中的每一个的第一侧壁之间。
65.在第二示例中，针对第一示例中的任一个，介电材料是第一组分的第一介电材料。该结构还包括在下沟道半导体材料下方与鳍的基底的第一侧壁直接接触的第二组分的第二介电材料。栅电极在第二介电材料之上，并且第二介电材料在第一介电材料与鳍的基底之间。
66.在第三示例中，针对第二示例中的任一个，第二介电材料具有垂直于鳍的基底的第一侧壁的横向厚度。第一介电材料与上沟道材料和下沟道材料的第一侧壁分离不大于横向厚度。
67.在第四示例中，针对第一至第三示例中的任一个，鳍是第一鳍并且栅电极是第一栅电极。ic结构包括与第一鳍相邻的一对第二鳍。每个第二鳍包括在下沟道材料之上的上沟道材料。第二栅电极在所述一对第二鳍之间并且与栅极绝缘体相邻，所述栅极绝缘体与两个第二鳍的上沟道材料和下沟道材料中的每一个的内部侧壁直接接触。第二栅电极在两个第二鳍的上沟道材料和下沟道材料之间，并且介电材料与两个第二鳍的上沟道材料和下沟道材料中的每一个的外部侧壁相邻并且接触。
68.在第五示例中，针对第四示例中的任一个，所述一对第二鳍彼此间隔开第一距离，并且所述一对第二鳍中的最靠近第一鳍的一个与第一鳍间隔开大于第一距离的第二距离。
69.在第六示例中，针对第四或第五示例中的任一个，介电材料是第一组分的第一介电材料，并且ic结构还包括与第一鳍的基底的第一侧壁和每个第二鳍的基底的内部侧壁相邻并直接接触的第二组分的第二介电材料。第一和第二栅电极两者在第二介电材料之上。
70.在第七示例中，针对第一至第六示例中的任一个，ic结构还包括源极和漏极。源极
和漏极中的每一个还包括耦合到上沟道材料或下沟道材料中的至少一个的杂质掺杂半导体材料。接触金属与杂质掺杂半导体材料的第一侧壁直接接触。介电材料与杂质掺杂半导体材料的第二相对的侧壁直接接触。
71.在第八示例中，针对第一至第七示例中的任一个，上沟道材料和下沟道材料包括硅，介电材料硅和氧，栅电极包括金属，并且栅极绝缘体包括金属和氧。
72.在第九示例中，一种计算机平台包括：电子存储器电路，用于存储数据；以及处理器电路，该处理器电路耦合到电子存储器电路。电子存储器电路或处理器电路中的至少一个还包括：鳍，所述鳍包括在下沟道材料之上的上沟道材料；栅极绝缘体，所述栅极绝缘体与上沟道材料和下沟道材料中的每一个的第一侧壁相邻并且直接接触；以及栅电极，所述栅电极与栅极绝缘体接触并且与上沟道材料和下沟道材料中的每一个的第一侧壁相邻。栅极绝缘体和栅电极也在上沟道材料和下沟道材料之间的空间内。介电材料与上沟道材料和下沟道材料中的每一个的第一侧壁和第二相对的侧壁两者相邻。介电材料与上沟道材料和下沟道材料中的每一个的第二侧壁直接接触，并且栅电极和栅极绝缘体在介电材料与上沟道材料和下沟道材料中的每一个的第一侧壁之间。
73.在第十示例中，针对第九示例中的任一个，电池耦合到至少处理器电路。
74.在第十一示例中，一种制造集成电路（ic）结构的方法包括：接收具有鳍的工件，所述鳍包括在下沟道材料之上的上沟道材料和在上沟道材料与下沟道材料之间的牺牲材料。该方法包括形成与该上沟道材料和下沟道材料的第一侧壁相邻的第一介电材料。该方法包括形成与上沟道材料和下沟道材料的第二侧壁相邻的第二介电材料。该方法包括通过蚀刻第一介质材料的至少一部分来暴露上沟道材料和下沟道材料的第一侧壁。该方法包括通过从上沟道材料和下沟道材料之间去除牺牲材料来暴露第二介电材料的侧壁部分。该方法包括形成与上沟道材料和下沟道材料的第一侧壁直接接触且与第二介电材料的侧壁部分接触的栅极堆叠。
75.在第十二示例中，针对第十一示例中的任一个，形成与上沟道材料和下沟道材料的第一侧壁相邻的第一介电材料还包括：在鳍之上沉积第一介电材料，第一介电材料与鳍的第一侧壁和第二相对的侧壁两者相邻；并且保留与鳍的第一侧壁相邻的第一介电材料，同时从鳍的第二侧壁去除第一介电材料。
76.在第十三示例中，针对第十二示例中的任一个，形成与上沟道材料和下沟道材料的第二侧壁相邻的第二介电材料还包括：在第一介电材料之上且与鳍的第二侧壁相邻地沉积第二介电材料，并且利用第一介电材料的顶部平坦化第二介电材料。
77.在第十四示例中，针对第十三示例中的任一个，蚀刻第一介电材料的至少一部分还包括各向同性地蚀刻穿过与第一沟道材料和第二沟道材料的第一侧壁相邻的第一介电材料的厚度。
78.在第十五示例中，针对第十一至第十四示例中的任一个，沟道材料包括硅，并且从上沟道材料和下沟道材料之间去除牺牲材料还包括利用蚀刻工艺相对于包括比上沟道材料和下沟道材料更多的ge的组分选择性地蚀刻牺牲材料。
79.在第十六示例中，针对第十一至第十五示例中的任一个，通过蚀刻第一介电材料的至少一部分来暴露上沟道材料和下沟道材料的第一侧壁还使第一电介质的顶表面凹陷到下沟道材料下方。
80.在第十七示例中，针对第十一至第十六示例中的任一个，形成栅极堆叠还包括：形成与上沟道材料和下沟道材料两者的第一侧壁直接接触的栅极绝缘体，以及在上沟道材料和下沟道材料之间的空间内形成栅电极。
81.在第十八示例中，针对第十一至第十六示例中的任一个，上沟道材料和下沟道材料包括硅，介电材料硅和氧，栅电极包括金属，并且栅极绝缘体包括金属和氧。
82.在第十九示例中，针对第十八示例中的任一个，所述方法还包括形成耦合到上沟道材料和下沟道材料中的至少一个的杂质掺杂半导体材料。杂质掺杂半导体材料的第一侧壁与第二介电材料直接接触，并且该方法包括形成与杂质掺杂半导体材料直接接触的接触金属。
83.针对第十九示例中的任一个，形成接触金属还包括：暴露杂质掺杂半导体材料的第二侧壁；以及沉积与杂质掺杂半导体材料的第二侧壁直接接触的接触金属，同时保留与杂质掺杂半导体材料的第一侧壁直接接触的第二介电材料。
84.然而，上面实施例不限于这一点，并且在各种实施方式中，上面实施例可以包括采用这些特征的仅子集、采用这些特征的不同顺序、采用这些特征的不同组合和/或采用除了明确列出的那些特征之外的附加特征。因此，本发明的范围应当参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。