一种功率IGBT器件及制备方法

一种功率igbt器件及制备方法
技术领域
1.本发明属于本发明属于功率半导体器件领域，具体是一种功率igbt器件。


背景技术：

2.绝缘栅双极晶体管(insulated gate bipolar transistor，igbt)结合了mosfet易于驱动控制、输入阻抗高与gtr电流密度大、饱和压降低的优点，被广泛应用于轨道交通、新能源汽车、高压直流输电等领域。从igbt诞生以来，其性能得到不断的提高，并且还将向着更高电压、更大电流、更高工作温度、更低损耗等方向发展。
3.高压igbt的栅结构可以分为平面栅型结构和槽栅型结构。平面栅型igbt由于其存在jfet区，相对于槽栅型igbt(trench igbt)结构，饱和压降更高，导通损耗更大。相对于平面栅型结构，tigbt具更小的元胞间距，因此具有跟高的沟道密度，电流密度大，更广泛的应用于高压大电流的场景。但是由于tigbt沟道密度的增大，导致其短路电流增大，抗短路能力下降，并且由于槽的引入，在槽栅底部引入了高电场，限制了tigbt阻断能力的提升。为解决这个矛盾，可以在两个槽栅之间引入fp(floating-pbody)结构，通过减小沟道密度来提升短路能力，并且改变体内击穿位置，提高阻断能力。但是由于fp结构的引入，tigbt在导通过程中fp区域电位会发生变化，在密勒电容的作用下，在栅极产生位移电流，使有效栅压降低，使tigbt抗emi能力下降。
4.基于此，本发明提供了一种功率igbt器件，以改善igbt的栅控能力和阻断能力。


技术实现要素：

5.本发明的目的是提出一种功率igbt器件及制备方法，器件沟槽栅极结构一侧的第一浮空p型基区阻断了所述沟槽栅极结构和第二浮空p型基区的电场，削弱了所述沟槽栅极结构和第二浮空p型基区之间的耦合作用，提高了所述功率igbt器件的栅控能力和阻断能力。
6.为实现上述发明目的，本发明技术方案如下：
7.本发明提供第一种功率igbt器件，元胞结构从下至上依次包括：集电极14、p型集电区1、n型场阻止层2、n型漂移区3、氧化层7和发射极9，在所述n型漂移区3内部顶层中间区域设置有一个沟槽栅极结构；所述沟槽栅极结构内部设置有栅电极8和氧化层7；
8.所述沟槽栅极结构左侧设有第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101通过所述n型漂移区3与所述沟槽栅极结构相隔离；所述第一浮空p型基区101和第二浮空p型基区102之间通过所述n型漂移区3相隔离；所述第一浮空p型基区101和第二浮空p型基区102的上表面平齐；所述第一浮空p型基区101和第二浮空p型基区102的下表面平齐且低于所述沟槽栅极结构的下表面；所述第二浮空p型基区102顶部设有n型第二基区12、p型第二集电区11和沟槽介质层13；所述n型第二基区12的上表面和p型第二集电区11的下表面相互接触；所述n型第二基区12、p型第二集电区11的右侧面和所述沟槽介质层13的左侧面相互接触；所述沟槽介质层13的上表面与所述p型第二集电区11的上表面平
齐；所述沟槽介质层13的下表面低于所述n型第二基区12的下表面；所述沟槽介质层13的下表面高于或平齐所述沟槽栅极结构的下表面；
9.所述沟槽栅极结构右侧设有p型半导体体区4；在所述p型半导体体区4上方设有n型半导体发射区5和p型半导体欧姆接触区6；所述n型半导体发射区5与所述沟槽栅极结构侧面接触；所述p型半导体欧姆接触区6与所述n型半导体发射区5远离所述沟槽栅极结构的侧面接触，且不与沟槽栅极结构接触；所述p型半导体欧姆接触区6的上表面和所述n型半导体发射区5的上表面平齐；所述p型半导体体区4的下表面高于所述栅电极8的下表面；所述n型半导体发射区5和p型半导体欧姆接触区6通过发射极9与p型第二集电区11相接触；
10.所述氧化层7覆盖在n型半导体发射区5、栅电极8、n型漂移区3、第一浮空p型基区101、第二浮空p型基区102、沟槽介质层13上；所述发射极9覆盖在所述n型半导体发射区5、p型半导体欧姆接触区6、氧化层7和p型第二集电区11上。
11.作为优选方式，p型第二集电区11、n型第二基区12与浮空p型基区10形成的三极管在所述器件通态条件下，所述三极管基区不会全耗尽。
12.作为优选方式，沟槽介质层13在阻断状态下位于第二浮空p型基区102的中性区内。
13.作为优选方式，器件沟槽栅极结构一侧的第一浮空p型基区101阻断了所述沟槽栅极结构和第二浮空p型基区102的电场，削弱了所述沟槽栅极结构和第二浮空p型基区102之间的耦合作用，提高了所述功率igbt器件的栅控能力和阻断能力。
14.作为优选方式，所述p型第二集电区11的掺杂方式为非均匀掺杂或者均匀掺杂。
15.所述n型第二基区12的掺杂方式为非均匀掺杂或者均匀掺杂。
16.作为优选方式，所述第一浮空p型基区101和第二浮空p型基区102的掺杂方式为非均匀掺杂或者均匀掺杂。
17.作为优选方式，所有p型与n型导电类型区互换。
18.作为优选方式，器件所用半导体材料为单晶硅、碳化硅或者氮化镓。
19.本发明还提供一种功率igbt器件的制备方法，包括如下步骤：
20.(1)单晶硅准备及外延生长；在n型衬底上形成n型漂移区3；n型衬底采用n
+
单晶硅衬底，n型衬底上使用外延工艺形成n型漂移区3；
21.(2)刻槽；淀积硬掩膜作为阻挡层，利用光刻选择性刻蚀硬掩模，再进行沟槽刻蚀，利用反应离子刻蚀或等离子刻蚀在所述n型漂移区3中刻蚀形成沟槽；
22.(3)热氧化层生长；进行氧化层热生长，在所述沟槽侧壁和器件顶部上形成氧化层7；
23.(4)多晶硅的淀积与刻蚀；淀积多晶硅，多晶硅的厚度要保证能够填满所述沟槽区域，刻蚀多晶硅形成栅电极8；
24.(5)离子注入；在沟槽栅极结构的右侧注入硼离子，形成p型半导体体区4，p型半导体体区4的垂直深度不超过栅电极8的深度；
25.(6)离子注入；在沟槽栅极结构的左侧注入硼离子，形成第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101、第二浮空p型基区102的垂直深度超过所述沟槽栅极结构的深度；
26.(7)离子注入；在所述第二浮空p型基区102的顶部注入磷离子，形成n型第二基区
12，n型第二基区12的垂直深度不超过所述沟槽栅极结构的深度；
27.(8)刻槽；淀积硬掩膜作为阻挡层，利用光刻选择性刻蚀硬掩模，再进行沟槽刻蚀，利用反应离子刻蚀或等离子刻蚀在所述n型第二基区12靠近所述沟槽栅极结构的一侧中刻蚀形成沟槽；
28.(9)二氧化硅填充；在所述沟槽中填充二氧化硅，形成沟槽介质层13，二氧化硅的厚度要保证能够填满沟槽区域。
29.(10)离子注入；在p型半导体体区4的顶层注入磷离子形成n型半导体发射区5；
30.(11)离子注入；注入硼离子，形成p型半导体欧姆接触区6和p型第二集电区11；
31.(12)氧化层淀积；在所述功率igbt器件顶部采用化学气相淀积cvd法淀积氧化层7；
32.(13)接触孔刻蚀；利用反应离子刻蚀或等离子刻蚀在位于所述n型半导体发射区5、p型半导体欧姆接触区6和n型第二基区12顶部的氧化层7上刻蚀出接触孔；
33.(14)金属化；正面金属化，金属刻蚀，形成发射极9；钝化；背面减薄；
34.(15)离子注入；注入硼离子，形成p型集电区1；
35.(16)金属化；背面金属化，形成集电极14。
36.本发明还提供第二种功率igbt器件，包括：元胞结构从下至上依次包括集电极14、p型集电区1、n型场阻止层2、n型漂移区3、氧化层7和发射极9，在所述n型漂移区3内部顶层中间区域设置有一个沟槽栅极结构；所述沟槽栅极结构内部设置有栅电极8和氧化层7；
37.所述沟槽栅极结构左侧设有第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101通过所述n型漂移区3与所述沟槽栅极结构相隔离；所述第一浮空p型基区101和第二浮空p型基区102之间通过所述n型漂移区3相隔离；所述第一浮空p型基区101和第二浮空p型基区102的上表面平齐；所述第一浮空p型基区101和第二浮空p型基区102的下表面平齐且低于所述沟槽栅极结构的下表面；
38.所述沟槽栅极结构右侧设有p型半导体体区4；在所述p型半导体体区4上方设有n型半导体发射区5和p型半导体欧姆接触区6；所述n型半导体发射区5与所述沟槽栅极结构侧面接触；所述p型半导体欧姆接触区6与所述n型半导体发射区5远离所述沟槽栅极结构的侧面接触，且不与沟槽栅极结构接触；所述p型半导体欧姆接触区6的上表面和所述n型半导体发射区5的上表面平齐；所述p型半导体体区4的下表面高于所述栅电极8的下表面；所述p型半导体体区4、n型半导体发射区5和p型半导体欧姆接触区6通过发射极9与第二浮空p型基区102相接触；
39.所述氧化层7覆盖在n型半导体发射区5、栅电极8、n型漂移区3、第一浮空p型基区101、第二浮空p型基区102上；所述发射极9覆盖在所述n型半导体发射区5、p型半导体欧姆接触区6、氧化层7和第二浮空p型基区102上。
40.本发明还提供第三种功率igbt器件，元胞结构从下至上依次包括集电极14、p型集电区1、n型场阻止层2、n型漂移区3、氧化层7和发射极9，在所述n型漂移区3内部顶层中间区域设置有一个沟槽栅极结构；所述沟槽栅极结构内部设置有栅电极8和氧化层7；
41.所述沟槽栅极结构左侧设有第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101通过所述n型漂移区3与所述沟槽栅极结构相隔离；所述第一浮空p型基区101和第二浮空p型基区102之间通过所述n型漂移区3相隔离；所述第一浮空p型基区101
和第二浮空p型基区102的上表面平齐；所述第一浮空p型基区101和第二浮空p型基区102的下表面平齐且低于所述沟槽栅极结构的下表面；
42.所述沟槽栅极结构右侧设有p型半导体体区4；在所述p型半导体体区4上方设有n型半导体发射区5和p型半导体欧姆接触区6；所述n型半导体发射区5与所述沟槽栅极结构侧面接触；所述p型半导体欧姆接触区6与所述n型半导体发射区5远离所述沟槽栅极结构的侧面接触，且不与沟槽栅极结构接触；所述p型半导体欧姆接触区6的上表面和所述n型半导体发射区5的上表面平齐；所述p型半导体体区4的下表面高于所述栅电极8的下表面；
43.所述氧化层7覆盖在n型半导体发射区5、栅电极8、n型漂移区3、第一浮空p型基区101、第二浮空p型基区102上；所述发射极9覆盖在所述n型半导体发射区5、p型半导体欧姆接触区6和氧化层7上。
44.与现有技术相比，本发明的有益效果为：
45.本发明提出了一种功率igbt器件，器件沟槽栅极结构一侧的第一浮空p型基区阻断了所述沟槽栅极结构和第二浮空p型基区的电场，削弱了所述沟槽栅极结构和第二浮空p型基区之间的耦合作用，提高了所述功率igbt器件的栅控能力和阻断能力。
附图说明
46.图1为本发明实施例1提出的一种功率igbt器件结构示意图。
47.图2-1至图2-16为本发明实施例1提出的一种功率igbt器件工艺流程示意图。
48.图3为本发明实施例2提出的一种功率igbt器件的第二种实施方式结构示意图。
49.图4为本发明实施例3提出的一种功率igbt器件的第三种实施方式结构示意图。
50.1为p型集电区，2为n型场阻止层，3为n型漂移区，4为p型半导体体区，5为n型半导体发射区，6为p型半导体欧姆接触区，7为氧化层，8为栅电极，9为发射极，101为第一浮空p型基区，102为第二浮空p型基区，11为p型第二集电区，12为n型第二基区，13为沟槽介质层，14为集电极。
具体实施方式
51.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
52.实施例1
53.如图1所示，本实施例提供一种功率igbt器件，元胞结构从下至上依次包括：集电极14、p型集电区1、n型场阻止层2、n型漂移区3、氧化层7和发射极9，在所述n型漂移区3内部顶层中间区域设置有一个沟槽栅极结构；所述沟槽栅极结构内部设置有栅电极8和氧化层7；
54.所述沟槽栅极结构左侧设有第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101通过所述n型漂移区3与所述沟槽栅极结构相隔离；所述第一浮空p型基区101和第二浮空p型基区102之间通过所述n型漂移区3相隔离；所述第一浮空p型基区101和第二浮空p型基区102的上表面平齐；所述第一浮空p型基区101和第二浮空p型基区102的
下表面平齐且低于所述沟槽栅极结构的下表面；所述第二浮空p型基区102顶部设有n型第二基区12、p型第二集电区11和沟槽介质层13；所述n型第二基区12的上表面和p型第二集电区11的下表面相互接触；所述n型第二基区12、p型第二集电区11的右侧面和所述沟槽介质层13的左侧面相互接触；所述沟槽介质层13的上表面与所述p型第二集电区11的上表面平齐；所述沟槽介质层13的下表面低于所述n型第二基区12的下表面；所述沟槽介质层13的下表面高于或平齐所述沟槽栅极结构的下表面；
55.所述沟槽栅极结构右侧设有p型半导体体区4；在所述p型半导体体区4上方设有n型半导体发射区5和p型半导体欧姆接触区6；所述n型半导体发射区5与所述沟槽栅极结构侧面接触；所述p型半导体欧姆接触区6与所述n型半导体发射区5远离所述沟槽栅极结构的侧面接触，且不与沟槽栅极结构接触；所述p型半导体欧姆接触区6的上表面和所述n型半导体发射区5的上表面平齐；所述p型半导体体区4的下表面高于所述栅电极8的下表面；所述n型半导体发射区5和p型半导体欧姆接触区6通过发射极9与p型第二集电区11相接触；
56.所述氧化层7覆盖在n型半导体发射区5、栅电极8、n型漂移区3、第一浮空p型基区101、第二浮空p型基区102、沟槽介质层13上；所述发射极9覆盖在所述n型半导体发射区5、p型半导体欧姆接触区6、氧化层7和p型第二集电区11上。
57.p型第二集电区11、n型第二基区12与浮空p型基区10形成的三极管在所述器件通态条件下，所述三极管基区不会全耗尽。
58.沟槽介质层13在阻断状态下位于第二浮空p型基区102的中性区内。
59.器件沟槽栅极结构一侧的第一浮空p型基区101阻断了所述沟槽栅极结构和第二浮空p型基区102的电场，削弱了所述沟槽栅极结构和第二浮空p型基区102之间的耦合作用，提高了所述功率igbt器件的栅控能力和阻断能力。
60.所述p型第二集电区11的掺杂方式为非均匀掺杂或者均匀掺杂。
61.所述n型第二基区12的掺杂方式为非均匀掺杂或者均匀掺杂。
62.所述第一浮空p型基区101和第二浮空p型基区102的掺杂方式为非均匀掺杂或者均匀掺杂。
63.所有p型与n型导电类型区互换。
64.器件所用半导体材料为单晶硅、碳化硅或者氮化镓。
65.本实施例还提供一种功率igbt器件的制备方法，包括如下步骤：
66.(1)单晶硅准备及外延生长；如图2-1所示，在n型衬底上形成n型漂移区3；n型衬底采用n
+
单晶硅衬底，n型衬底上使用外延工艺形成n型漂移区3；
67.(2)刻槽；如图2-2所示，淀积硬掩膜作为阻挡层，利用光刻选择性刻蚀硬掩模，再进行沟槽刻蚀，利用反应离子刻蚀或等离子刻蚀在所述n型漂移区3中刻蚀形成沟槽；
68.(3)热氧化层生长；如图2-3所示，进行氧化层热生长，在所述沟槽侧壁和器件顶部上形成氧化层7；
69.(4)多晶硅的淀积与刻蚀；如图2-4所示，淀积多晶硅，多晶硅的厚度要保证能够填满所述沟槽区域，刻蚀多晶硅形成栅电极8；
70.(5)离子注入；如图2-5所示，在沟槽栅极结构的右侧注入硼离子，形成p型半导体体区4，p型半导体体区4的垂直深度不超过栅电极8的深度；
71.(6)离子注入；如图2-6所示，在沟槽栅极结构的左侧注入硼离子，形成第一浮空p
型基区101和第二浮空p型基区102，所述第一浮空p型基区101、第二浮空p型基区102的垂直深度超过所述沟槽栅极结构的深度；
72.(7)离子注入；如图2-7所示，在所述第二浮空p型基区102的顶部注入磷离子，形成n型第二基区12，n型第二基区12的垂直深度不超过所述沟槽栅极结构的深度；
73.(8)刻槽；如图2-8所示，淀积硬掩膜作为阻挡层，利用光刻选择性刻蚀硬掩模，再进行沟槽刻蚀，利用反应离子刻蚀或等离子刻蚀在所述n型第二基区12靠近所述沟槽栅极结构的一侧中刻蚀形成沟槽；
74.(9)二氧化硅填充；如图2-9所示，在所述沟槽中填充二氧化硅，形成沟槽介质层13，二氧化硅的厚度要保证能够填满沟槽区域。
75.(10)离子注入；如图2-10所示，在p型半导体体区4的顶层注入磷离子形成n型半导体发射区5；
76.(11)离子注入；如图2-11所示，注入硼离子，形成p型半导体欧姆接触区6和p型第二集电区11；
77.(12)氧化层淀积；如图2-12所示，在所述功率igbt器件顶部采用化学气相淀积(chemical vapor deposition,cvd)法淀积氧化层7；
78.(13)接触孔刻蚀；如图2-13所示，利用反应离子刻蚀或等离子刻蚀在位于所述n型半导体发射区5、p型半导体欧姆接触区6和n型第二基区12顶部的氧化层7上刻蚀出接触孔；
79.(14)金属化；如图2-14所示，正面金属化，金属刻蚀，形成发射极9；钝化；背面减薄；
80.(15)离子注入；如图2-15所示，注入硼离子，形成p型集电区1；
81.(16)金属化；如图2-16所示，背面金属化，形成集电极14。
82.实施例2
83.如图3所示，本实施例提供第二种功率igbt器件，元胞结构从下至上依次包括集电极14、p型集电区1、n型场阻止层2、n型漂移区3、氧化层7和发射极9，在所述n型漂移区3内部顶层中间区域设置有一个沟槽栅极结构；所述沟槽栅极结构内部设置有栅电极8和氧化层7；
84.所述沟槽栅极结构左侧设有第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101通过所述n型漂移区3与所述沟槽栅极结构相隔离；所述第一浮空p型基区101和第二浮空p型基区102之间通过所述n型漂移区3相隔离；所述第一浮空p型基区101和第二浮空p型基区102的上表面平齐；所述第一浮空p型基区101和第二浮空p型基区102的下表面平齐且低于所述沟槽栅极结构的下表面；
85.所述沟槽栅极结构右侧设有p型半导体体区4；在所述p型半导体体区4上方设有n型半导体发射区5和p型半导体欧姆接触区6；所述n型半导体发射区5与所述沟槽栅极结构侧面接触；所述p型半导体欧姆接触区6与所述n型半导体发射区5远离所述沟槽栅极结构的侧面接触，且不与沟槽栅极结构接触；所述p型半导体欧姆接触区6的上表面和所述n型半导体发射区5的上表面平齐；所述p型半导体体区4的下表面高于所述栅电极8的下表面；所述p型半导体体区4、n型半导体发射区5和p型半导体欧姆接触区6通过发射极9与第二浮空p型基区102相接触；
86.所述氧化层7覆盖在n型半导体发射区5、栅电极8、n型漂移区3、第一浮空p型基区
101、第二浮空p型基区102上；所述发射极9覆盖在所述n型半导体发射区5、p型半导体欧姆接触区6、氧化层7和第二浮空p型基区102上。
87.实施例3
88.如图4所示，本实施例提供第三种功率igbt器件，元胞结构从下至上依次包括集电极14、p型集电区1、n型场阻止层2、n型漂移区3、氧化层7和发射极9，在所述n型漂移区3内部顶层中间区域设置有一个沟槽栅极结构；所述沟槽栅极结构内部设置有栅电极8和氧化层7；
89.所述沟槽栅极结构左侧设有第一浮空p型基区101和第二浮空p型基区102，所述第一浮空p型基区101通过所述n型漂移区3与所述沟槽栅极结构相隔离；所述第一浮空p型基区101和第二浮空p型基区102之间通过所述n型漂移区3相隔离；所述第一浮空p型基区101和第二浮空p型基区102的上表面平齐；所述第一浮空p型基区101和第二浮空p型基区102的下表面平齐且低于所述沟槽栅极结构的下表面；
90.所述沟槽栅极结构右侧设有p型半导体体区4；在所述p型半导体体区4上方设有n型半导体发射区5和p型半导体欧姆接触区6；所述n型半导体发射区5与所述沟槽栅极结构侧面接触；所述p型半导体欧姆接触区6与所述n型半导体发射区5远离所述沟槽栅极结构的侧面接触，且不与沟槽栅极结构接触；所述p型半导体欧姆接触区6的上表面和所述n型半导体发射区5的上表面平齐；所述p型半导体体区4的下表面高于所述栅电极8的下表面；
91.所述氧化层7覆盖在n型半导体发射区5、栅电极8、n型漂移区3、第一浮空p型基区101、第二浮空p型基区102上；所述发射极9覆盖在所述n型半导体发射区5、p型半导体欧姆接触区6和氧化层7上。
92.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。