一种碳化硅MOSFET结构及其制造方法与流程

一种碳化硅mosfet结构及其制造方法
技术领域
1.本发明涉及半导体器件技术领域，特别是涉及一种碳化硅mosfet结构及其制造方法。


背景技术：

2.宽禁带半导体材料碳化硅具有宽带隙、高饱和漂移速度、高热导率和高临界击穿电场等优点，是制备大功率，高压，耐高温mosfet器件的一种理想材料。
3.mosfet是功率器件中使用最广泛的一种器件结构，由于没有电荷存储效应，碳化硅mosfet相比双极器件，有更好的开关特性与更低的开关损耗。沟槽栅碳化硅mosfet相较于平面栅mosfet有更好的正向导通能力。
4.传统的碳化硅mosfet结构中的体二极管为双极型器件，具有双向导通能力，在碳化硅mosfet结构反向工作时，体二极管会向外延层注入少数载流子(空穴)。此外，由于碳化硅晶体存在基平面位错(bpd)缺陷尚未解决，少数载流子的大量注入会造成双极退化效应，双极退化效应的产生会使得电子与空穴的复合所释放出的能量导致的堆垛层错在bpd处蔓延且该堆垛层错将一直蔓延至芯片表面，从而使得被覆盖的区域无法继续导电，导致芯片的有效导通面积缩小，也就意味着随着碳化硅mosfet工作时间的增加，碳化硅mosfet正向导通压降持续增加，从而可能引起芯片烧毁。尤其是在可靠性要求较高的应用场景，如功率碳化硅mosfet模块产品中，更是具有很大的导致器件的性能退化的风险。
5.目前常用的解决方案是碳化硅mosfet在第三象限工作时，使得电流经过沟道反向导通；或者是在碳化硅mosfet器件中单片集成肖特基二极管，使得电流反向导通。但是在大电流或高温的工作环境下，尤其是当导通压降超过碳化硅p-n结的内建电势差(2.6v)时，碳化硅mosfet结构中的体二极管仍旧会被导通，从而引起双极型退化的风险。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种碳化硅mosfet结构及其制造方法，用于解决现有技术中在大电流或高温的工作环境下，当导通压降超过碳化硅p-n结的内建电势差时，碳化硅mosfet结构中的体二极管仍旧会被导通，从而出现双极型退化的问题。
7.为实现上述目的及其他相关目的，本发明提供一种碳化硅mosfet结构，包括：
8.碳化硅衬底层；
9.碳化硅外延层，所述碳化硅外延层生长在所述碳化硅衬底层上且覆盖所述碳化硅衬底层；
10.p-well区，所述p-well区设置在所述碳化硅外延层中且远离所述碳化硅衬底层；
11.缓冲区，所述缓冲区位于所述碳化硅外延层中，且位于所述p-well区的下方并与所述p-well区对应设置；
12.n+区，所述n+区位于所述p-well区内。
13.可选地，所述碳化硅mosfet结构还包括源极和漏极，所述源极设置在所述碳化硅外延层的顶部且所述源极覆盖部分p-well区和部分n+区，所述碳化硅外延层中设置有肖特基金属层，所述肖特基金属层与所述源极形成肖特基接触，所述漏极设置在所述碳化硅衬底层的底部且覆盖所述碳化硅衬底层的底部。
14.可选地，所述碳化硅mosfet结构还包括栅氧层和多晶硅栅极，所述栅氧层设置在所述碳化硅外延层的顶部，所述栅氧层覆盖所述碳化硅外延层、部分所述p-well区和部分所述n+区，所述栅氧层的正上方设有所述多晶硅栅极，所述多晶硅栅极与所述源极通过中间绝缘层实现隔离，所述中间绝缘层覆盖所述多晶硅栅极和所述栅氧层。
15.可选地，所述缓冲区位于所述p-well区的正下方且与所述p-well区的竖向距离为100～300nm。
16.可选地，所述缓冲区包括掺杂的n+缓冲层，sio2阻挡层和深能级杂质层中的一种。
17.可选地，掺杂的所述n+缓冲层的浓度范围为1e14cm-3
～1e18cm-3
。
18.可选地，沿横向，所述缓冲区的长度大于或等于所述p-well区的长度，所述缓冲层的厚度为20～500nm。
19.可选地，所述n+区的顶部与所述p-well区的顶部平齐，所述n+区的底部所在深度小于所述p-well区的底部所在深度。
20.本发明还提供一种碳化硅mosfet的制造方法，所述制造方法包括以下步骤：
21.提供碳化硅衬底，于所述碳化硅衬底上形成碳化硅外延层；
22.于所述碳化硅外延层中形成缓冲区；
23.于所述碳化硅外延层的顶部通过离子注入形成若干间隔设置的p-well区，所述p-well区位于所述缓冲区的上方并与所述缓冲区对应设置；
24.于所述p-well区内进行离子注入形成n+区。
25.可选地，所述缓冲区的形成工艺包括多层外延工艺、离子注入工艺或辐照工艺。
26.可选地，还包括于所述碳化硅外延层的顶部通过栅氧工艺形成栅氧层和多晶硅栅极，并刻蚀去除多余的栅氧层和多晶硅栅极的步骤。
27.可选地，还包括于所述多晶硅栅极的表面沉积中间绝缘层，并通过光刻和刻蚀显露所述碳化硅外延层以形成源极接触孔，基于所述源极接触孔于所述碳化硅外延层中形成肖特基金属层，并对所述肖特基金属层进行加厚淀积以形成源极，其中，所述肖特基金属层与所述源极形成肖特基接触以及于所述碳化硅衬底的底部沉积金属，形成漏极的步骤。
28.如上所述，本发明的碳化硅mosfet结构及其制造方法，具有以下有益效果：通过形成的超薄的高掺杂的n+缓冲层或深能级杂质层或sio2阻挡层，从而减少体二极管的少数载流子注入，改善由于基平面位错缺陷引起的双极型退化的风险，提高碳化硅mosfet的反向导通可靠性，同时在一定程度上降低碳化硅mosfet模块的制造成本。
附图说明
29.图1显示为本发明的碳化硅mosfet结构的剖面结构示意图。
30.图2显示为本发明的碳化硅mosfet结构中依次形成衬底及外延层的剖面结构示意图。
31.图3显示为本发明的碳化硅mosfet结构中形成缓冲区的剖面结构示意图。
32.图4显示为本发明的碳化硅mosfet结构中形成p-well区的剖面结构示意图。
33.图5显示为本发明的碳化硅mosfet结构中形成n+区的剖面结构示意图。
34.图6显示为本发明的碳化硅mosfet结构中依次形成栅氧层和多晶硅栅极的剖面结构示意图。
35.图7显示为本发明的碳化硅mosfet结构中形成中间绝缘层的剖面结构示意图。
36.图8显示为本发明的碳化硅mosfet结构中形成肖特基接触及源极的剖面结构示意图。
37.图9显示为本发明的碳化硅mosfet结构中形成漏极的示剖面结构意图。
38.图10显示为本发明实施例中提供的另一种碳化硅mosfet结构的剖面结构示意图。
39.图11显示为本发明实施例中提供的再一种碳化硅mosfet结构的剖面结构示意图。
40.元件标号说明
41.101
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碳化硅衬底层
42.102
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碳化硅外延层
43.103
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缓冲区
44.104
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p-well区
45.105
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n+区
46.106
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栅氧层
47.107
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多晶硅栅极
48.108
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中间绝缘层
49.109
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肖特基金属层
50.110
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源极
51.111
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漏极
52.203
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sio2阻挡层
53.303
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深能级杂质层
具体实施方式
54.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
55.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
56.请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
57.本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n-型代表轻掺杂浓度的n型。
58.实施例一
59.如图1所示，本发明实施例中提供了一种碳化硅mosfet结构，包括：碳化硅衬底层101；碳化硅外延层102，所述碳化硅外延层102生长在所述碳化硅衬底层101上且覆盖所述碳化硅衬底层101；p-well区104，所述p-well区104设置在所述碳化硅外延层102中且远离所述碳化硅衬底层101；缓冲区103，所述缓冲区103所述碳化硅外延层102中，且位于所述p-well区104的下方并与所述p-well区104对应设置；n+区105，所述n+区105位于所述p-well区104内。
60.作为示例，如图2所示，提供第一导电类型的碳化硅衬底层101，于所述碳化硅衬底层101上形成第一导电类型的碳化硅外延层102。
61.作为示例，第一导电类型为n型或p型，在本实施例中，第一导电类型优选为n型。
62.作为示例，如图3所示，于所述碳化硅外延层102中形成缓冲区103。
63.作为示例，所述缓冲区103包括掺杂的n+缓冲层，sio2阻挡层和深能级杂质层中的一种，所述缓冲区103所述缓冲区103所述碳化硅外延层102中，且位于所述p-well区104的下方并与所述p-well区104对应设置，且与所述p-well区104的竖向距离为100～300nm，例如，可以为100nm、200nm或300nm。在本实施例中，所述缓冲区103与所述p-well区104的竖向距离优选为200nm，所述缓冲区103优选为掺杂的n+缓冲层。
64.可选地，所述缓冲区103的厚度为20～500nm，例如，可以为20nm、100nm、300nm或500nm。
65.作为示例，如图3所示，在所述碳化硅外延层102的表面，通过离子注入方式形成超薄的掺杂的n+缓冲区，所述掺杂的n+缓冲区可以复合从体二极管注入的大量少数载流子(即空穴)，从而减少少数载流子在所述碳化硅外延层102中的有效扩散长度，从而避免少数载流子进入掺杂的所述n+缓冲区下方的所述碳化硅外延层102，避免激活的所述碳化硅外延层102中的基平面位错(bpd)缺陷。
66.可选地，掺杂的所述n+缓冲区的浓度范围为1e14cm-3
～1e18cm-3
，例如，可以为1e14cm-3
、1e16cm-3
或1e18cm-3
。
67.可选地，于所述碳化硅外延层102的顶部形成若干间隔设置的p-well区104，所述p-well区104设置在所述碳化硅外延层102中且远离所述碳化硅衬底层101。
68.作为示例，如图4所示，在所述碳化硅外延层102的顶部通过沉积的方法形成掩膜(图中未示出)，该掩膜即为p-well区104注入掩膜，所述掩膜的类型可以是多晶硅或者二氧化硅等，采用高温离子注入工艺，在所述缓冲区103的正上方形成若干间隔设置的p-well区104，在本实施例中，所述p-well区104的数量为4个。其中，所述p-well区104与所述缓冲区103不接触且两者之间的竖向距离为100～300nm，在本实施例中，所述缓冲区与所述p-well区的竖向距离优选为200nm。
69.可选地，沿横向，所述缓冲区103的长度大于或等于所述p-well区104的长度，在本实施例中，所述p-well区104的长度优选为等于所述缓冲区103的长度。
70.如图5所示，于所述p-well区104内进行离子注入形成n+区105。
71.可选地，所述n+区105的顶部与所述p-well区104的顶部平齐，所述n+区105的底部所在深度小于所述p-well区104的底部所在深度。
72.作为示例，如图6所示，于所述碳化硅外延层102的顶部通过栅氧工艺形成栅氧层106和多晶硅栅极107，采用光刻胶为掩膜，将栅氧层106和多晶硅栅极107之外的多余的介质和多晶硅刻蚀掉。其中，所述多晶硅栅极107设置在所述栅氧层106的正上方，所述栅氧层106设置在所述碳化硅外延层102的顶部，所述栅氧层106覆盖在所述碳化硅外延层102、部分p-well区104和部分n+区105上。
73.作为示例，如图7所示，通过cvd的方法于所述多晶硅栅极107的表面沉积中间绝缘层108，所述中间绝缘层108覆盖所述多晶硅栅极107和所述栅氧层106。
74.作为示例，如图8所示，通过光刻和刻蚀显露所述碳化硅外延层102以形成源极接触孔，于所述源极接触孔内形成肖特基金属层109，并对所述肖特基金属层109进行金属加厚淀积以形成源极110，所述源极110与所述碳化硅外延层102中的肖特基金属层109形成肖特基接触。其中，所述源极110设置在所述碳化硅外延层102的顶部且所述覆盖部分p-well区104和部分n+区105，所述多晶硅栅极107与所述源极110通过所述中间绝缘层108实现隔离。
75.作为示例，如图9所示，对所述碳化硅衬底层101的底部进行减薄处理同时在所述碳化硅衬底层101的底部沉积金属并进行加厚处理，形成碳化硅mosfet的漏极111。所述漏极111设置在所述碳化硅衬底层101的底部且覆盖所述碳化硅衬底层101的底部。
76.实施例二
77.如图10所示，本实施例的碳化硅mosfet结构和实施例一的区别在于：形成的所述缓冲区103为sio2阻挡层203。
78.作为示例，如图10所示，在形成所述碳化硅外延层102的过程中，通过两次外延工艺在所述碳化硅外延层102中插入一层薄的sio2阻挡层203作为少数载流子的阻挡复合区，所述sio2阻挡层203的厚度为100nm，所述sio2阻挡层203可以阻挡少数载流子进入所述sio2阻挡层203下方的所述碳化硅外延层102，避免激活的所述碳化硅外延层102中的基平面位错(bpd)缺陷，从而改善由于基平面位错缺陷引起的双极型退化的风险，提高碳化硅mosfet的反向导通可靠性。
79.实施例三
80.如图11所示，本实施例的碳化硅mosfet结构和实施例一的区别在于：形成的所述缓冲区103为深能级杂质层303。
81.作为示例，如图11所示，在所述碳化硅外延层102的顶部，通过高能离子注入工艺或者辐照工艺在所述碳化硅外延层102中形成深能级杂质层303，所述深能级杂质层303可以捕获从体二极管注入的大量少数载流子，大大缩短少数载流子的寿命，从而降低双极型退化的风险，提高碳化硅mosfet的反向导通可靠性。
82.可选地，所述深能级杂质层303的掺杂元素包括in、ti和zn中的至少一种。
83.实施例四
84.本实施例提供一种碳化硅mosfet制造方法，用于制备上述实施例中的所述碳化硅mosfet结构，所述制造方法包括以下步骤：
85.提供碳化硅衬底层101，于所述碳化硅衬底层101上形成碳化硅外延层102；
86.于所述碳化硅外延层102中形成缓冲区103；
87.于所述碳化硅外延层102的顶部通过离子注入形成若干间隔设置的p-well区104，所述p-well区104位于所述缓冲区103的上方并与所述缓冲区103对应设置；
88.于所述p-well区104内进行离子注入形成n+区105。
89.可选地，所述缓冲区103的形成工艺包括多层外延工艺、高能离子注入工艺或辐照工艺。
90.可选地，还包括于所述碳化硅外延层102的顶部通过栅氧工艺形成栅氧层106和多晶硅栅极107，并刻蚀去除多余的栅氧层106和多晶硅栅极107的步骤。
91.可选地，还包括于所述多晶硅栅极107的表面沉积中间绝缘层108，并通过光刻和刻蚀显露所述碳化硅外延层102以形成源极接触孔，并基于所述源极接触孔于所述碳化硅外延层102中形成肖特基金属层109，并对所述肖特基金属层109进行加厚淀积以形成源极110的步骤。其中，所述源极110与所述碳化硅外延层102中的肖特基金属层109形成肖特基接触。
92.可选地，还包括于所述碳化硅衬底102的底部沉积金属，形成漏极111的步骤。
93.综上所述，本发明的碳化硅mosfet结构中，通过在碳化硅外延层中，在所述p-well区的正下方形成超薄的高掺杂n+缓冲层或者深能级杂质层或者sio2阻挡层，复合或捕获体二极管的少数载流子注入，从而缩短少数载流子的寿命，使得少数载流子无法进入所述高掺杂的n+缓冲区下方的所述碳化硅外延层，避免激活碳化硅外延层的基平面位错缺陷，进而降低由于基平面位错缺陷引起的双极型退化的风险，提高碳化硅mosfet的反向导通可靠性，同时在一定程度上降低碳化硅mosfet模块的制造成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
94.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。