阵列基板及其制备方法、显示装置与流程

1.本技术涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。


背景技术：

2.近年来，显示技术快速发展，对薄膜晶体管(thin film transistor，tft)技术的要求也越来越高，如要求薄膜晶体管具有尽可能小体积的同时，还能达到尽可能高的响应速度。但基于薄膜晶体管中的阵列基板制作过程中，受到曝光精度以及刻蚀精度的限制，导致阵列基板中载流子的迁移率以及开态电流并不理想。


技术实现要素：

3.有鉴于此，本技术提供一种阵列基板及其制备方法、显示装置，用以改善阵列基板中载流子的迁移率以及开态电流并不理想的问题。
4.而本技术为解决上述技术问题所采用的技术方案为：
5.第一方面，本技术提供了一种阵列基板，所述阵列基板包括：
6.基板；
7.第一缓冲层，所述第一缓冲层设于所述基板上，并且所述第一缓冲层开设有第一凹槽；
8.第二缓冲层，所述第二缓冲层设于所述第一缓冲层上，所述第二缓冲层与所述第一凹槽对应的部分适应所述第一凹槽并限定出第二凹槽，所述第二凹槽的最大口径小于或者等于所述第一凹槽的最小口径；
9.有源层，所述有源层设于所述第二缓冲层上且其一部分位于所述第二凹槽内以形成沟道。
10.在本技术的部分实施例中，所述阵列基板还包括栅极绝缘层，所述栅极绝缘层设于所述第二缓冲层上，所述栅极绝缘层与所述第二凹槽对应的部分适应所述第二凹槽并限定出第三凹槽，所述有源层位于所述栅极绝缘层内且其一部分位于所述第三凹槽内。
11.在本技术的部分实施例中，所述阵列基板包括第一绝缘层和第二绝缘层，所述第一绝缘层设于所述第二缓冲层上并随所述第二凹槽沉陷形成所述第三凹槽，所述有源层设于所述第一绝缘层上且其一部分位于所述第三凹槽内以形成第四凹槽，所述第二绝缘层设于所述第一绝缘层上并覆盖所述有源层，且所述第二绝缘层的一部分沿所述有源层所形成的所述第四凹槽沉陷以形成第五凹槽。
12.在本技术的部分实施例中，所述阵列基板包括第一栅极层和第二栅极层，所述第一栅极层设于所述第二凹槽的底部并被所述第一绝缘层覆盖，所述第二栅极层位于所述第五凹槽内。
13.在本技术的部分实施例中，所述有源层包括u形部和导体部，所述导体部位于u形部的两侧，所述导体部设于所述第一绝缘层上并位于所述第三凹槽外，所述u形部位于所述第三凹槽内并限定出所述第四凹槽。
14.在本技术的部分实施例中，所述u形部的两侧和所述导体部均掺杂有p离子，且所述导体部含有的p离子浓度大于所述u形部的两侧含有的p离子浓度。
15.在本技术的部分实施例中，沿所述第三凹槽的深度方向，所述u形部中p离子的掺杂浓度逐渐降低。
16.在本技术的部分实施例中，所述阵列基板还包括层间绝缘层和源漏极层，所述层间绝缘层设于所述第二绝缘层上，且所述第二绝缘层和所述层间绝缘层上均开设有过孔，且所述第二绝缘层上的过孔与所述层间绝缘层上的过孔彼此连通以暴露部分所述导体部，所述源漏极层设于所述层间绝缘层上并通过所述过孔与所述导体部连接。
17.第二方面，本技术提供了一种阵列基板的制备方法，包括：
18.在基板上沉积第一缓冲层；
19.图案化所述第一缓冲层，并形成第一凹槽；
20.在第一缓冲层上沉积第二缓冲层并填充所述第一凹槽，第二缓冲层填充所述第一凹槽部分沉陷以形成第二凹槽；
21.在所述第二缓冲层上形成有源层，所述有源层覆盖所述第二缓冲层的部分区域并且所述有源层的一部分随所述第二凹槽沉陷。
22.在本技术的部分实施例中，所述在所述第二缓冲层上形成有源层，并且所述有源层的一部分随所述第二凹槽沉陷包括：
23.在所述第二缓冲层的所述第二凹槽底部形成第一栅极层；
24.在所述第二缓冲层上形成第一绝缘层，且所述第一绝缘层的一部分随所述第二凹槽沉陷以形成第三凹槽；
25.在所述第一绝缘层上形成有源层，且所述有源层的一部分随所述第三凹槽沉陷形成第四凹槽。
26.在本技术的部分实施例中，所述制备方法还包括：
27.在所述第一绝缘层上形成第二绝缘层，并且所述第二绝缘层覆盖所述有源层且随所述第四凹槽沉陷，形成第五凹槽；
28.在所述第二绝缘层上形成第二栅极层，并且所述第二栅极层填充所述第五凹槽；
29.对位于所述第五凹槽外的第二栅极层部分进行刻蚀，使第二栅极层最终仅位于所述第五凹槽内。
30.在本技术的部分实施例中，所述制备方法还包括：
31.在所述第二绝缘层和已刻蚀的第二栅极层上形成层间绝缘层，并对所述层间绝缘层和第二绝缘层刻蚀，形成彼此连通的过孔，所述过孔暴露出所述有源层的一部分；
32.在所述层间绝缘层上形成源漏极层，所述源漏极层穿过所述过孔与所述有源层连接。
33.第三方面，本技术提供了一种显示装置，包括如第一方面所述的阵列基板。
34.综上，由于采用了上述技术方案，本技术至少包括如下有益效果：
35.本技术所提供的一种阵列基板及其制备方法、显示装置，主要通过在基板上形成第一缓冲层，并在第一缓冲层上形成第一凹槽；然后在第一缓冲层上形成第二缓冲层，并填充第一凹槽以形成第二凹槽。这里在第一缓冲层上形成第一凹槽，主要是为了便于在第一凹槽内直接形成第二凹槽。利用第二缓冲层形成于第一缓冲层上，因第一缓冲层上形成有
第一凹槽，所以在第二缓冲层沉积过程中，便会随第一凹槽沉陷，并铺设于第一凹槽上，以形成第二凹槽，该第二凹槽的形成，由于具有第二缓冲层自身厚度的缘故，使得第二凹槽相较于第一凹槽有所变窄。并通过对沉积厚度的控制，使第二凹槽的最大口径小于或者等于第一凹槽的最小口径，减小凹槽的宽度；有源层设于该第二凹槽内以形成沟道，因为第二凹槽相较于第一凹槽宽度有所减小，从而有效减小了沟道宽度，进而减小了沟道电阻，增加载流子的迁移率，提升开态电流，降低功耗，大幅度提升产品性能。
附图说明
36.为了更清楚地说明本技术实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面描述中的附图仅仅涉及本技术的一些实施例，而非对本技术的限制，其中：
37.图1为现有技术中阵列基板的示意图；
38.图2为本技术实施例中所提供的阵列基板长度方向的截面结构示意图；
39.图3为本技术实施例中所提供的阵列基板宽度方向的截面结构示意图；
40.图4为本技术实施例中所提供的阵列基板的制程示意图；
41.图5为本技术实施例中所提供的阵列基板制备流程示意图。
42.附图标记说明：
43.1、基板；2、第一缓冲层；21、第一凹槽；3、第二缓冲层；31、第二凹槽；4、有源层；41、第三凹槽；42、导体部；43、u形部；5、第一绝缘层；51、第四凹槽；6、第二绝缘层；61、第五凹槽；7、第一栅极层；8、第二栅极层；9、层间绝缘层；10、源漏极层；11、第二遮光层；
44.100、基底；101、第一遮光层；102、缓冲层；103、绝缘层；104、有源层；105、栅电极；106、氧化物绝缘层；107、源漏电极层。
具体实施方式
45.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下获得的所有其他实施例，都属于本技术所保护的范围。
46.在本技术的描述中，需要理解的是，词语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本技术的描述中，“多个”的含义为两个或两个以上，除非另有明确具体的限定。
47.在本技术中，“示例性”一词用来表示“用作例子、例证或说明”。本技术中被描述为示例性”的任何实施例不一定被解释为比其他实施例更优选或更具优势。为使本领域任何技术人员能够实现和使用本技术，给出了以下描述。在以下描述，为了解释的目的而列出了细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本技术。在其他实例中，不会对已知的结构和过程进行详细阐述，以避免不必要的细节使本技术的描述变得晦涩。因此，本技术并非旨在限于所示的实施例，而是与符合本技术所公开的原理的最广范围相一致。
48.为便于理解本技术的方案，在此对附图中标号所使用的样条曲线以及箭头进行说明：对于不带箭头的样条曲线所指示的部件为实体部件，即具有实体结构的部件；对于带有箭头的样条曲线所指示的部件为虚体部件，即没有实体结构的部件。
49.图1为现有阵列基板的结构示意图。如图1所示，现有阵列基板包括基底100、第一遮光层101、缓冲层102、绝缘层103、有源层104、栅电极105、氧化物绝缘层106、源漏电极层107。107第一遮光层101形成于基底100上，缓冲层102也形成于基底100上，并将遮光层覆盖；在缓冲层102上沉积有源层104以及绝缘层103，且绝缘层103将有源层104覆盖；在绝缘层103上形成栅电极105以及氧化物绝缘层106，并且氧化物绝缘层106将栅电极105覆盖；在氧化物绝缘层106和绝缘层103上均开设有通孔，且氧化物绝缘层106和绝缘层103的通孔彼此连通，以暴露出有源层104，源漏电极层107通过通孔与有源层104连接。
50.在图1所示的阵列基板结构示意图中，可看出有源层104与基底100呈平行设置，这种设置方式会导致阵列基板所需占用的面积增大，不利于目前薄膜晶体管向体积小的方向发展。并且，在现有的阵列基板中，沟道宽度近似等于栅电极105的长度。由于目前阵列基板制备工艺上的余量(margin)已经很小，受曝光机曝光精度的限制，栅电极105宽度的关键尺寸最小只能做到4μm，因此该结构的沟道长度最小只能达到4μm，而在目前工艺极限情况下，进一步减小栅电极105宽度将无法确保良品率。因此，如何减小沟道长度，已经成为高频、高分辨率、高开口率和低功耗显示技术的一个瓶颈。
51.为此，请一并参见图2和图3，本技术提供了一种阵列基板，包括：
52.基板1；
53.第一缓冲层2，所述第一缓冲层2设于所述基板1上，并且所述第一缓冲层2开设有第一凹槽21；
54.第二缓冲层3，所述第二缓冲层3设于所述第一缓冲层2上，所述第二缓冲层3与所述第一凹槽21对应的部分适应所述第一凹槽21并限定出第二凹槽31，所述第二凹槽31的最大口径小于或者等于所述第一凹槽21的最小口径；
55.有源层4，所述有源层4设于所述第二缓冲层3上且其一部分位于所述第二凹槽31内以形成沟道。
56.本技术提供的技术方案主要是依靠在基板1上形成第一缓冲层2，第一缓冲层2形成第一凹槽21，利用第一凹槽21使有源层4一部分位于第一凹槽21内，相较于直接将有源层4和基底100平行设置，更节约阵列基板所需面积；并且对于在第一缓冲层2上形成沟道，相较于直接依靠栅电极105的长度形成沟道，也能做到沟道宽度更小，利于提高载流子迁移率。更进一步地，本技术中的技术方案为进一步减小沟道宽度，在第一缓冲层2上形成第二缓冲层3，利用第二缓冲层3在第一凹槽21部分会随第一凹槽21沉陷以形成第二凹槽31，该第二凹槽31的形成不依赖于曝光机，即无关曝光机的精度，能够弥补因为第一凹槽21依赖曝光机成型，受曝光机精度影响，使第一凹槽21处所形成的沟道宽度只能保持在1um至1.5um。第二缓冲层3利用自身厚度，使第二凹槽31形成的尺寸小于第一凹槽21的尺寸。并且可以通过控制第二缓冲层3沉积的厚度，来精准控制第二凹槽31的尺寸，使第二凹槽31的最大口径小于或者等于第一凹槽21的最小口径，从而确保第二凹槽31能够进一步减小沟道的宽度。有源层4的一部分设于第二凹槽31内便形成沟道，该沟道的长度主要取决于第二凹槽31底部的宽度，第二凹槽31底部的宽度相较于第一凹槽21或者现有技术中栅电极105的宽
度而言均更小，有利于减小沟道电阻，增加载流子的迁移率，提升开态电流，降低功耗，大幅度提升产品性能。
57.在一些实施例中，阵列基板还包括第二遮光层11。该第二遮光层11设于基板1上，第一缓冲层2设于基板1上并将该第二遮光层11覆盖。第一缓冲层2上的第一凹槽21主要通过曝光、刻蚀等工艺，使第一缓冲层2图案化以形成第一凹槽21。该第一凹槽21的宽度受曝光机精度的限制，宽度为1um至1.5um范围内。该第一凹槽21的形成，会将第二遮光层11的一部分裸露出来，不被第一缓冲层2遮挡。
58.进一步地，在第一缓冲层2上沉积第二缓冲层3，并且因第一凹槽21的存在，在第二缓冲层3沉积过程中，有一部分沉积材料会沉积于第一凹槽21内，以此使第二缓冲层3上形成一形状与第一凹槽21相同的第二凹槽31。该第二凹槽31由于第二缓冲层3自身厚度的缘故，使得第二凹槽31的宽度相较于第一凹槽21会有所减小，以此达到解决因曝光机精度的原因导致第一凹槽21宽度无法进一步减小的问题的目的。并且形成第二缓冲层3和在第二缓冲层3上形成第二凹槽31，均只需要沉积第二缓冲层3这一次工艺即可，简化制程工艺，提高生产效率。
59.在一些实施例中，阵列基板还包括栅极绝缘层。该栅极绝缘层设于第二缓冲层3上，并覆盖第二凹槽31以形成第三凹槽41。对于栅极绝缘层设于第二缓冲层3的形成方式，主要采用的是沉积的方式，直接将栅极绝缘层沉积于第二缓冲层3即可，在沉积过程，栅极绝缘层的材料也会覆盖第二凹槽31，并沿第二凹槽31的形状形成与第二凹槽31形状相同的第三凹槽41。同理，第三凹槽41相较于第二凹槽31，其宽度又进一步被减小，更有利于载流子迁移率的提升。还需要说明的是，对于有源层4，其位于该栅极绝缘层内，并且有源层4的一部分位于第三凹槽41内。
60.进一步地，栅极绝缘层包括第一绝缘层5和第二绝缘层6。第一绝缘层5设于第二缓冲层3上并随第二凹槽31沉陷形成第三凹槽41。这里第一绝缘层5主要也是通过沉积形成于第二缓冲层3上，并且在沉积过程中，沿第二凹槽31的路径沉积，即形成了第三凹槽41。有源层4设于第一绝缘层5上，且其一部分位于第三凹槽41内以形成第四凹槽51。详细地说，即形成有源层4的材料沉积于第一绝缘层5上，并在第三凹槽41处，有源层4材料随第三凹槽41的形状沉积于第三凹槽41上，以形成与第三凹槽41形状相同，尺寸减小的第四凹槽51。第二绝缘层6设于第一绝缘层5上并覆盖有源层4。详细地说，第二绝缘层6也是沉积的方式形成于第一绝缘层5上，并在沉积过程中，沿第四凹槽51的轮廓沉积形成第五凹槽61。
61.需要说明的是，对于第二缓冲层3与第二凹槽31、第一绝缘层5与第三凹槽41、有源层4与第四凹槽51以及第二绝缘层6与第五凹槽61，它们层结构的形成和凹槽的形成均是一步工艺同时形成，节省制程工序，且各凹槽的形成均无需借助曝光机等外部设备，不依赖于外部设备的精度，工艺方式更加简单。
62.在一些实施例中，阵列基板包括第一栅极层7和第二栅极层8。第一栅极层7设于第二凹槽31的底部并被第一绝缘层5覆盖；第二栅极层8设于第二绝缘层6内并位于第四凹槽51内。第一栅极层7设置在第二凹槽31的底部，即位于沟道内，该沟道宽度主要取决于第二缓冲层3在第一凹槽21内沉积的厚度，与第一栅极层7自身宽度无关，能够将沟道的宽度限缩至更短。第二栅极层8设于第二绝缘层6内并位于第四凹槽51内，从阵列基板依次层叠的结构看，可将第二栅极层8和第一栅极层7的位置关系看作上下设置的关系，第一栅极层7相
当于底栅极层，第二栅极层8相当于顶栅极层。两个栅极层上下设置，第一栅极层7和第二栅极层8都会对有源层4的表面产生电场，因为能够使有源层4的表面都产生载流子，提高迁移率和开态电流。
63.在一些实施例中，对于有源层4，其包括u形部43和导体部42。导体部42位于u形部43的两侧，且导体部42设于第一绝缘层5上并位于第三凹槽41外，u形部43设于第三凹槽41内并限定出第四凹槽51。u形部43贴附于第三凹槽41的内侧壁以及底壁上，导体部42位于第三凹槽41的两侧。将导体部42设于第三凹槽41外，并位于第一绝缘层5上，主要是为了导体部42能够与后续的电极电连接；而将u形部43设于第三凹槽41内，主要是为了减小有源层4在第一绝缘层5宽度方向上占用过多面积，以及利用u形部43，能够形成第四凹槽51。
64.进一步地，对于第一凹槽21、第二凹槽31、第三凹槽41、第四凹槽51以及第五凹槽61的形状均相同，仅在尺寸上不相同。各凹槽的形状均呈倒梯形状。在一些实施例中，对有源层4进行涂布光阻，并经过曝光，调节曝光量，使光阻仅位于u形部43处。在u形部43的两侧掺杂有p离子，导体部42也掺杂有p离子。由于光阻仅位于u形部43，导体部42处没有光阻，在掺杂时，便会使得导体部42处形成p离子的重掺杂，u形部43的两侧形成p离子的轻掺杂。这里所谓的重掺杂和轻掺杂主要是表达p离子掺杂的浓度，重掺杂即表示p离子的浓度较高，轻掺杂即表示p离子的浓度较低。由此，可知，导体部42所含有的p离子浓度大于u形部43两侧含有的p离子浓度。对于u形部43的底部，光阻相较于u形部43的两侧更厚，几乎没有掺杂。还需要说明的是，对于u形部43的轻掺杂，因为第三凹槽41呈倒梯形状，在光阻涂布过程中，沿第三凹槽41深度方向，涂布的光阻厚度会逐渐增厚，致使在掺杂过程中，p离子便会随光阻厚度的增加而减少，形成梯度式的p离子掺杂。
65.在一些实施例中，阵列基板还包括层间绝缘层9和源漏极层10。其中，层间绝缘层9设于第二绝缘层6上，且第二绝缘层6和层间绝缘层9上均开设有彼此连通的过孔以暴露部分导体部42。通过在层间绝缘层9和第二绝缘层6上均开设彼此连通的过孔，使得导体部42的一部分暴露在过孔处，不被层间绝缘层9和第二绝缘层6覆盖。将源漏极层10设于层间绝缘层9上，利用源漏极层10的连接端通过过孔伸入至导体部42处，与导体部42连接，实现导通。
66.请一并参见图4和图5，对于上述任一项实施例所述的阵列基板，本技术还提供了一种阵列基板的制备方法，包括：
67.s1、在基板1上沉积第一缓冲层2；
68.s2、图案化第一缓冲层2，并形成第一凹槽21；
69.s3、在第一缓冲层2上沉积第二缓冲层3并填充第一凹槽21，第二缓冲层3填充第一凹槽21部分沉陷以形成第二凹槽31；
70.s4、在第二缓冲层3上形成有源层4，有源层4覆盖第二缓冲层3的部分区域并且有源层4的一部分随第二凹槽31沉陷。
71.对于第一缓冲层2，其为siox、sinx、sion等无机膜层或各种无机膜层的叠层，厚度为600-1000nm，然后通过曝光、刻蚀将第一缓冲层2图案化形成第一凹槽21，凹槽沿着阵列基板的长度方向的凹槽宽度为1-1.5um。
72.对于第二缓冲层3，其也为siox、sinx、sion等无机膜层或各种无机膜层的叠层，厚度为第一缓冲层2的1-3倍。第二缓冲层3的厚度越大，第二凹槽31的宽度越小。经过第二缓
冲层3的覆盖后沿着阵列基板的长度方向的第二凹槽31的宽度为0.1-0.5um。
73.对于有源层4，其厚度为50-100nm，将有源层4中的单晶硅转变为多晶硅，然后通过曝光、刻蚀将多晶硅图案化。有源层4图案沿着长度方向在凹槽的表面、侧面、底面均有，沿着阵列基板的宽度方向仅存在于凹槽的底面。
74.在一些实施例中，对于在第二缓冲层3上形成有源层4，并且有源层4的一部分随第二凹槽31沉陷的步骤具体包括：
75.在第二缓冲层3的第二凹槽31底部形成第一栅极层7；
76.在第二缓冲层3上形成第一绝缘层5，且第一绝缘层5的一部分随第二凹槽31沉陷以形成第三凹槽41；
77.在第一绝缘层5上形成有源层4，且有源层4的一部分随第三凹槽41沉陷形成第四凹槽51。
78.对于第一栅极层7，具体包括成膜、曝光、刻蚀等工艺。该第一栅极层7为mo、ti、w等金属或各金属的叠层，厚度为10-100nm。
79.对于第一绝缘层5，其为siox、sinx、sion等无机膜层，厚度为30-200nm。
80.在一些实施例中，阵列基板的制备方法还包括：
81.在第一绝缘层5上形成第二绝缘层6，并且第二绝缘层6覆盖有源层4且随第四凹槽51沉陷，形成第五凹槽61；
82.在第二绝缘层6上形成第二栅极层8，并且第二栅极层8填充第五凹槽61；
83.对位于第五凹槽61外的第二栅极层8部分进行刻蚀，使第二栅极层8最终仅位于第五凹槽61内。
84.对于第二绝缘层6，其为siox、sinx、sion等无机膜层。
85.对于第二栅极层8，其为mo、ti、w等金属或各金属的叠层，厚度与第五凹槽61深度相等。但在第二栅极层8完全位于第五凹槽61内时，最初沉积的第二栅极层8填充满第五凹槽61，并且在第二绝缘层6上也具有一定厚度。通过在第二栅极层8上涂布光阻，再进行整面曝光，通过调节曝光量，使显影后的光阻仅填充第五凹槽61，然后对第二栅极层8进行图案化，将第五凹槽61外的第二栅极层8进行整面刻蚀，无光阻保护的第二栅极层8被刻蚀，最终仅留下第五凹槽61内的第二栅极层8。
86.在一些实施例中，制备方法还包括：
87.在第二绝缘层6和已刻蚀的第二栅极层8上形成层间绝缘层9，并对层间绝缘层9和第二绝缘层6刻蚀，形成彼此连通的过孔，过孔暴露出有源层4的一部分；
88.在层间绝缘层9上形成源漏极层10，源漏极层10穿过过孔与有源层4连接。
89.本技术还提供了一种显示装置，该显示装置包括如上任一实施例中的阵列基板，也具有阵列基板对应的有益效果，在此不再赘述。
90.上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述详细披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术示范实施例的精神和范围。
91.同时，本技术使用了特定词语来描述本技术的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本技术至少一个实施例相关的某一特征、结构或特点。因
此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一个替代性实施例”并不一定是指同一实施例。此外，本技术的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
92.同理，应当注意的是，为了简化本技术披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本技术实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本技术对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
93.针对本技术引用的每个专利、专利申请、专利申请公开物和其他材料，如文章、书籍、说明书、出版物、文档等，特此将其全部内容并入本技术作为参考，但与本技术内容不一致或产生冲突的申请历史文件除外，对本技术权利要求最广范围有限制的文件(当前或之后附加于本技术中的)也除外。需要说明的是，如果本技术附属材料中的描述、定义、和/或术语的使用与本技术内容有不一致或冲突的地方，以本技术的描述、定义和/或术语的使用为准。