一种芯片的堆叠封装结构及工艺的制作方法

本发明申请属于芯片封装设计，尤其涉及一种芯片的堆叠封装结构及工艺。

背景技术：

1、芯片堆叠技术方式是一种将多个芯片堆叠在一起，随着电子设备功能需求和性能要求的不断提高，单一芯片已经难以满足需求，芯片堆叠技术方案的出现，能够克服传统单一芯片存在的局限性，从而实现更高性能、更高集成度、更低功耗、更小尺寸和更高可靠性。

2、如将低功率的芯片堆叠到较高功率的芯片上，一般是通过层层封装的方式堆叠，即，将底层的较高功率芯片贴装到基板或者框架上，然后将低功率芯片贴装到较高功率芯片的对应位置，包封后水平研磨暴露出较高功率芯片和低功率芯片的植球，此处为了保证两芯片的包封后均能研磨暴露出电性连接端，可以进一步在芯片的植球处电镀铜柱，然后并在植球出电镀重布线层，实现两芯片的电性连接和电路布置，再通过钻孔+电镀的方式实现该重布线层与基板或框架的电性连接，最后包封切割为最终的产品单元。

3、这样的芯片堆叠结构需要多次包封，也需要多次的重布线，成本较高，底层的较高功率芯片会有芯片的引出端（pad）间距较小，集中在芯片边缘具有很大的短路风险。故，亟待提供一种芯片的堆叠封装结构及工艺来解决上述问题。

技术实现思路

1、为解决上述现有技术中芯片堆叠结构工艺繁琐、成本较高、芯片pad间距小存在短路风险的问题，本发明申请提供了一种芯片的堆叠封装结构及工艺。

2、为实现上述目的，本发明申请提出的一种芯片的堆叠封装结构，包括封装体和基体，封装体设置在基体的上方，所述封装体内包封有芯片a和芯片b，芯片b贴装堆叠在芯片a的上表面，所述芯片a的引出端电性连接有设置在芯片a上的晶圆级重布线层，实现芯片a的引出端的错位分布，所述晶圆级重布线层上方设置有导电柱，且导电柱通过单层重布线层与芯片b的引出端电性连接。

3、进一步的，所述基体内部设置有电路和基岛，芯片a背面通过导电导热胶贴装在基岛上。

4、进一步的，所述封装体还设置有过孔，过孔内电镀连接柱将单层重布线层与电路电性连接。

5、进一步的，所述芯片b背面通过绝缘胶或不导电胶贴装到芯片a上。

6、进一步的，所述导电柱上电镀有孔柱，所述孔柱、导电柱、晶圆级重布线层的高度之和等于芯片b的高度，以实现单层重布线层的水平连接。

7、一种芯片的堆叠封装工艺，包括以下步骤：

8、芯片贴装步骤：在基体上贴装芯片a，芯片a上设置有晶圆级重布线层，实现芯片a的引出端的错位分布，晶圆级重布线层上设置有导电柱，芯片b贴装在芯片a的上表面；

9、电性互连步骤：电镀单层重布线层，实现导电柱与芯片b引出端的电性连接；

10、包封步骤：贴装芯片b之后进行初次包封，电镀单层重布线层之后再一次进行包封形成封装体，包封完成后切割形成产品单元。

11、进一步的，所述芯片贴装步骤中，基体内部设置有电路和基岛，芯片a背面通过导电导热胶贴装在基岛上。

12、进一步的，所述芯片贴装步骤中，芯片b背面通过绝缘胶或不导电胶贴装到芯片a上。

13、进一步的，所述电性互连步骤中，还设置有过孔，过孔内电镀连接柱将单层重布线层与电路电性连接。

14、进一步的，所述电性互连步骤中，导电柱上电镀有孔柱，孔柱、导电柱、晶圆级重布线层的高度之和等于芯片b的高度，以实现单层重布线层的水平连接。

15、本发明申请：通过先在芯片a上实现晶圆级重布线层，实现小间距pad的错位分布，拉开间距，避免集中在芯片边缘的pad有短路风险，减少包封次数，本申请经过两次包封和一次重布线，堆叠结构通过单层的重布线层就可以实现上下层芯片间和芯片与基体的连接，控制成本。

技术特征：

1.一种芯片的堆叠封装结构，包括封装体和基体，封装体设置在基体的上方，所述封装体内包封有芯片a和芯片b，芯片b贴装堆叠在芯片a的上表面，其特征在于，所述芯片a的引出端电性连接有设置在芯片a上的晶圆级重布线层，实现芯片a的引出端的错位分布，所述晶圆级重布线层上方设置有导电柱，且导电柱通过单层重布线层与芯片b的引出端电性连接。

2.根据权利要求1所述的芯片的堆叠封装结构，其特征在于，所述基体内部设置有电路和基岛，芯片a背面通过导电导热胶贴装在基岛上。

3.根据权利要求2所述的芯片的堆叠封装结构，其特征在于，所述封装体还设置有过孔，过孔内电镀连接柱将单层重布线层与电路电性连接。

4.根据权利要求3所述的芯片的堆叠封装结构，其特征在于，所述芯片b背面通过绝缘胶或不导电胶贴装到芯片a上。

5.根据权利要求1所述的芯片的堆叠封装结构，其特征在于，所述导电柱上电镀有孔柱，所述孔柱、导电柱、晶圆级重布线层的高度之和等于芯片b的高度，以实现单层重布线层的水平连接。

6.一种芯片的堆叠封装工艺，其特征在于，包括以下步骤：

7.根据权利要求6所述的芯片的堆叠封装工艺，其特征在于，所述芯片贴装步骤中，所述基体内部设置有电路和基岛，芯片a背面通过导电导热胶贴装在基岛上。

8.根据权利要求6所述的芯片的堆叠封装工艺，其特征在于，所述芯片贴装步骤中，芯片b背面通过绝缘胶或不导电胶贴装到芯片a上。

9.根据权利要求7所述的芯片的堆叠封装工艺，其特征在于，所述电性互连步骤中，还设置有过孔，过孔内电镀连接柱将单层重布线层与电路电性连接。

10.根据权利要求6所述的芯片的堆叠封装工艺，其特征在于，所述电性互连步骤中，导电柱上电镀有孔柱，孔柱、导电柱、晶圆级重布线层的高度之和等于芯片b的高度，以实现单层重布线层的水平连接。

技术总结
本发明申请公开了一种芯片的堆叠封装结构及工艺，包括封装体和基体，封装体设置在基体的上方，所述封装体内包封有芯片A和芯片B，芯片B贴装堆叠在芯片A的上表面，所述芯片A的引出端电性连接有设置在芯片A上的晶圆级重布线层，实现芯片A的引出端的错位分布，所述晶圆级重布线层上方设置有导电柱，且导电柱通过单层重布线层与芯片B的引出端电性连接，所述基体内部设置有电路和基岛，芯片A背面通过导电导热胶贴装在基岛上，所述封装体还设置有过孔，过孔内电镀连接柱将单层重布线层与电路电性连接，本申请通过先在芯片A上实现晶圆级重布线层，避免集中在芯片边缘的Pad有短路风险，减少包封次数，控制成本。

技术研发人员：张光耀
受保护的技术使用者：合肥矽迈微电子科技有限公司
技术研发日：
技术公布日：2024/3/17