梯形多晶硅插塞及其制造方法

专利名称：梯形多晶硅插塞及其制造方法
技术领域：
本发明涉及一种在半导体器件中制造梯形(TAPERED)接触窗和插塞的方法及其制造的插塞。
半导体器件是在硅基底上形成高浓度P型(P+型)及高浓度N型(N+型)掺杂区，并利用这些P+型及N+型掺杂区作为器件的基本要素，将其以特定结构连接成所要的电路。此电路穿过测试用的接触垫及穿过键结到一包装的晶片，可以和外界连接。因此，为了形成一半导体电路，至少必须对一层导电材料，例如金属或者高掺杂浓度的多晶硅进行沉积及构图的步骤，以在晶片的不同区域间形成接触或内连线。例如，在典型的半导体制造过程中，首先在晶片上覆盖一绝缘层，接着在绝缘层上构图并蚀刻，形成接触窗(开口)，然后沉积导电材料，并用以限定形成接触插塞及内连线的接点。
通常，与硅或者金属硅化物的接触(CONTACT)是在一绝缘层或称一介电层内，利用光刻及干蚀刻的技术形成的。其中，干蚀刻是各向异性的蚀刻，使得制造的接触窗能具有较大的高宽尺寸比(ASPECT RATIO)以及相当垂直的侧壁。而接触窗开口，则通常以导电材料，例如金属或高掺杂浓度的多晶硅填入，形成与第一阶金属(FIRST LEVEL METAL)的垂直连接。用作接触插塞的多晶硅如果用于接触N型掺杂区则必须是N型；如果用于接触P型掺杂区则必须是P型，藉此避免交互扩散(INTER-DIFFUSION)以及杂质补偿(DOPANT COMPE SATION)效应。多晶硅膜可以同时在沉积过程中掺杂，即同环境掺杂(IN-SITU DOPING)。即当在600℃下以硅乙烷进行低压加热分解工艺过程以沉积多晶硅膜时，同时在气体混合物中加入砷、磷或硼乙烷。
多晶硅膜也可以在沉积过程后以离子植入过程或以扩散过程进行掺杂。多晶硅最常应用在金属氧化物半导体集成电路(MOS IC)中。例如高掺杂浓度的多晶硅沉积膜通常用做栅极(GATE)电极及MOS电路中的内连线。并由于其对次级高温过程具有极高的相容性，其理想的热氧化物界面性质，其比铝栅极材料相对更好的稳定性，其在沉积陡直形状(STEEP TOPOGRAPHY)时的一致性(CONFORMIBILITY)，及其在覆盖金属上形成硅化物结构的能力，均使多晶硅膜具有广泛的用途。
当多晶硅用做接触插塞时，通常都形成在介电层中，用以分隔其他插塞内连线及电路。为了形成接触插塞，接触窗(开口)必须利用选择性蚀刻(即暴露部分下一层的电路或内连线)形成在介电层内，在多晶硅沉积到接触窗后，用以连接次一层内连线与上一层内连线，并在随后沉积在中间介电层上端。形成接触窗的蚀刻过程可以是湿式蚀刻或者干式蚀刻。湿式蚀刻过程是藉由将晶片沉浸在一种适当的蚀刻溶液中或藉由将该溶液喷洒在晶片上。当湿式蚀刻时，蚀刻操作本质上是各向同性的，所以该材料兼具有水平方向及垂直方向蚀刻。并且，湿式蚀刻中的水平蚀刻常会在掩模下产生大部分制造过程中不想要的底切(UNDERCUTTING)。相反，干蚀刻过程则是各向异性的，所以可以在接触窗内产生垂直的侧壁，即该开口的顶端和底端是差不多等宽的。由于干式蚀刻不会产生底切(UNDERCUTTING)以及干式蚀刻不会浪费额外的水平面积用以做为接触窗，现代次微米器件大都使用干式蚀刻技术。干式蚀刻另外还提供了减少化学危险、减少工艺步骤、步骤容易自动化完成、以及工具群集(TOOLCLUSTERING)的好处。目前最常使用的干式蚀刻技术有等离子蚀刻技术(PLASMA ETCHING TECHNIQUE)以及反应离子蚀刻技术(REACTIVE ION ETCHING TECHNIQUE)。
虽然干式蚀刻技术在尺寸控制问题上获得重大的改进，也因此在VLSI及ULSI的制造方法中广为使用，但它同时也具有一些缺点。其中一点就是有关于其蚀刻过程的各向异性，基本上垂直的侧壁是在干式蚀刻过程中形成于接触窗内的，但接触窗内垂直的侧壁却加深了下一步骤(为了更上一层的内连线层)的困难程度。这个问题在所需元件尺寸越小且所需高宽尺寸比(ASPECT RATIO)越高的情况下就越严重。例如，在导电材料的内连线层要以传统沉积方法沉积时，导电材料的微粒并不能和接触窗的形状一致，尤其是在有陡直的或者是尖锐的边角的位置。因此，就可能会出现比所需的导电材料薄，或者无效的接触插塞。
因此，有人试图以不同的方法去解决如何填满接触窗这个问题。例如，美国专利第4,698,128号就揭露了一种改进的干式蚀刻过程，其可以制造一梯形的接触窗倾斜侧壁。然而，这种过程需要一费时的干式蚀刻循环，并且不太合适用于在厚介电层内蚀刻介质层孔洞。另外，美国专利第4,902,377号则试图将干式蚀刻和湿式蚀刻的过程分开。在这种方法里，介质层孔洞的上端先用湿式蚀刻各向同性地底切掩模层，以形成倾斜的侧壁。然后，介质层孔洞的底端再以干式蚀刻形成，该干式蚀刻包括各向同性的掩模腐蚀步骤以及各向异性的介电层蚀刻步骤中的一些替换步骤。然而这个制造过程很难实行，因为其需要一些既增加劳力，且浪费时间的处理步骤。
为此，本发明的目的在于提供一种形成梯形接触窗，或者一种梯形插塞，其藉由使用侧间隙壁作为介电层各向异性蚀刻的掩模，并可以形成梯形的接触窗以及梯形的接触插塞。
因此，本发明的主要目的在于提供一种形成梯形多晶硅插塞的方法，其可以避免传统插塞形成技术的缺点。
本发明的另一目的在于提供一种形成梯形多晶硅插塞的方法，其仅需要使用干式蚀刻技术以形成接触窗。
本发明的又一目的在于提供一种形成梯形多晶硅插塞的方法，其先在接触窗内形成最少两个多晶硅侧间隙壁，并且各向异性地蚀刻介电层，这样可以形成具有一倾斜开口的接触窗。
本发明的又一目的在于提供一种形成梯形多晶硅插塞的方法，其藉着重覆地沉积，以及重覆地各向异性蚀刻掉多晶硅层以形成多晶硅侧间隙壁，并以其作为接着要沉积的多晶硅插塞的一部分。
本发明的又一目的在于提供一种形成梯形多晶硅插塞的方法，其藉由先沉积和形成多晶硅侧间隙壁，再使用该间隙壁作为掩摸，用以各向异性地蚀刻掉介电材料，以形成插塞。
本发明的又一目的在于提供一种梯形多晶硅插塞，其主要具有一插塞主体以及至少一个环绕在插塞主体旁边或接近插塞的顶端的侧间隙壁。
本发明的再一目的在于提供一种梯形多晶硅插塞，其形成于介电层，并包括一插塞主体，至少两个环绕在插塞主体且临接插塞的顶端的多晶硅侧间隙壁，在该处，插塞以多晶硅材料掺杂形成。
根据本发明的一个优选实施例，提出一种形成梯形接触窗的方法，其包括以下步骤首先，提供一具有一介电层及其上端覆盖有第一多晶硅层的半导体基底；其次，在第一多晶硅层蚀刻一接触窗，使介电层暴露，并形成第一多晶硅侧间隙壁；再其次，利用第一多晶硅侧间隙壁作为掩摸，在不暴露基底的原则下蚀刻介电层至一深度；再其次，在接触窗内沉积第二多晶硅层，蚀刻第二多晶硅层使介电层暴露，并形成第二多晶硅侧间隙壁，然后，利用第二多晶硅侧间隙壁为掩摸，蚀刻并暴露介电层至基底。
根据本发明的另一优选实施例，提出一种形成梯形插塞的方法，首先，提供一半导体基底，在基底上形成一氧化层，在氧化层上沉积第一多晶硅层，再沉积第一光致抗蚀剂层(photoresist layer)并对该层构图，其次，在第一多晶硅层内各向异性地蚀刻一接触窗，使接触窗底端的氧化层的第一区域暴露，并且使第一多晶硅侧间隙壁覆盖接触窗的侧壁，另外，以第一多晶硅侧间隙壁为掩模，将接触窗底端、暴露的第一区域的氧化层各向异性地蚀刻一不超过氧化层厚度的深度。接着，在接触窗上沉积第二多晶硅层，在第二多晶硅层上沉积第二光致抗蚀剂层，并限定该光致抗蚀剂层的图案以及蚀刻第二多晶硅层以使接触窗底端的氧化层的第二区域暴露，并且使第二多晶硅侧间隙壁覆盖接触窗的侧壁。在这里，氧化层暴露的第二区域面积要比第一区域面积小。各向异性地蚀刻该暴露的氧化层的第二区域，并以第二多晶硅侧间隙壁为掩模，使下层的半导体基底暴露在外，这样可以在接触窗内沉积多晶硅。
本发明还提供一种在介电层内形成的梯形的接触插塞，其包括一插塞主体，至少一个多晶硅侧间隙壁，其环绕在插塞主体，位于或接近该主体的顶端。
为使本发明的上述和其他目的、特征和优点能更明显易懂，下面特举一优选实施例，并配合附图做详细说明。附图中

图1为本发明的器件的一放大剖面图，其在硅基底的顶端形成一氧化层，一多晶硅层，以及一经构图的光致抗蚀剂层；图2为本发明的器件的一放大剖面图，其在硅基底的顶端形成一氧化层及一经构图的多晶硅层；图3为本发明的器件的一放大剖面图，其在硅基底以及接触窗的顶端形成一氧化层及一多晶硅层；图4为本发明的器件的一放大剖面图，其在接触窗内沉积第二多晶硅层；图5为本发明的器件的一放大剖面图，其各向异性地蚀刻第二多晶硅层以使得氧化物表面暴露；图6为本发明的器件的一放大剖面图，其各向异性地蚀刻氧化层；图7为本发明的器件的一放大剖面图，其在接触窗内沉积第三晶硅层；图8为本发明的器件的一放大剖面图，其各向异性地蚀刻第三多晶硅层以形成第二多晶硅侧间隙壁；图9为本发明的器件的一放大剖面图，其各向异性地蚀刻氧化层以暴露硅基底；图10为本发明的器件的一放大剖面图，其在接触窗内沉积多晶硅；图11为本发明的器件的一放大剖面图，其在接触窗内形成多晶硅插塞。
请参照图1，其绘示一半导体器件10的放大剖面图。器件10形成在一硅基底12上，而其上则形成一厚氧化层14，又称介电层。其中氧化层14可以用一种硼磷硅玻璃(BPSG)材料或任何合适的材料沉积，而氧化层14的厚度约在3000埃到12000埃之间。
在氧化层14的上端，接着形成一第一多晶硅层16，用以在后续步骤中作为蚀刻氧化层14的掩模。理想的多晶硅层16的厚度是2000埃到3000埃之间。在多晶硅层16上端沉积并限定光致抗蚀剂层18的图案，然后利用各向异性的干式蚀刻技术在多晶硅层16上端形成接触窗22。其中，多晶硅层16的各向异性回蚀过程(ETCH BACK PROCESS)可以在蚀刻条件200～500mTorr时，利用蚀刻气体(ETCHANT GAS)Cl2/HBr。如图2所示。该各向异性的蚀刻过程在本发明中占着重要的地位，因为其在接触窗22提供一垂直的侧壁26，并且这个各向异性蚀刻过程不会在光致抗蚀剂掩模18的下端造成任何底切，也不会制造任何水平方向的蚀刻而浪费晶片的面积。
本发明的下一个步骤，如图3所示，利用多晶硅层16作为掩模，对氧化层14进行各向异性蚀刻。这个蚀刻过程是利用时间模式，即以一适当的时间来控制蚀刻深度至氧化层约1500埃。当该蚀刻过程是用离子反应结构时，可以用蚀刻气体CF3H/CH4，在0～25℃下维持约半分钟。要注意的是，这个时间模式的蚀刻操作是很重要的，因为其可以提供一确切的蚀刻深度。由于要产生一接触洞至少会有两种以上各向异性蚀刻过程，氧化层在每一次蚀刻中要移去的厚度都必须小心地加以控制。
在接触窗22中的第一氧化层被蚀刻掉之后，均匀地将第二多晶硅层沉积在元件10的上端，其也包括接触窗22的部分。根据多晶硅在沉积时对陡直形状的高度一致性，可以在元件10上均匀地沉积一厚约1000埃～2000埃的多晶硅。请参考图4。然后在多晶硅层28上进行光掩模过程以及进行另一次各向异性回蚀过程，把底层32蚀刻掉，只留下侧间隙壁34覆盖氧化层侧壁26，如图5所示。这里要注意的是，新沉积的第二多晶硅层28及第一多晶硅层16现在在图中表示成一单独的多晶硅层28。在接触窗22底端的第一氧化区域38在这个多晶硅层28被各向异性回蚀的过程后将会暴露在外。
接下来，请参考图6，在氧化层14上进行另一次蚀刻。在这个过程中，多晶硅侧间隙壁34被用作掩模以形成一接触洞，其具有较氧化区域24更小的氧化区域42。这个各向异性蚀刻过程中，使用一种类似在蚀刻第一氧化层时的反应离子蚀刻技术，在时间模式下将一预定的氧化层深度蚀刻掉，即在图6中表示的44。这里所需的时间大约是半分钟。并将大约1500埃的氧化层厚度蚀刻掉。
接着，在器件10的上端沉积第三多晶硅层52，并填满接触窗22以及覆盖暴露的氧化表面42，如图7所示。这里，第三多晶硅层52的沉积过程和之前用在沉积第二多晶硅层28的步骤相仿。而其厚度则大约在1000埃～2500埃之间。然后，沉积并限定一光致抗蚀剂层的图案，并且各向异性地回蚀掉多晶硅层52的底层54，如图8所示，在接触窗22内形成第二多晶硅侧间隙壁58。新暴露的氧化区域62在各向异性回蚀掉多晶硅层52后形成。值得注意的是，在图7中的多晶硅层52和28在图8中被表示成一单独的多晶硅层52。而新暴露的氧化区域面积又比先前的氧化区域42以及24的面积小，这使得氧化层14中的接触洞面积越来越窄。
请参考图9，其中利用第二多晶硅侧间隙壁58作为掩模，在氧化层14上进行一各向异性蚀刻过程。由此，形成新接触窗区域面积66，其和图8的标号62表示的切面面积相同。新接触洞66将其余的氧化层蚀刻掉，并暴露一基底面积62，这样便完成接触窗22的制作。本发明制作一梯形接触窗的方法由上述说明及图1～9可以得知。
本发明制作一梯形接触窗的方法可以形成一比现有的光刻腐蚀方法具有更精细解析度的接触窗。并且此方法可在形成一串多晶硅侧间隙壁34及58之中完成。值得注意的是，在本优选实施例中，我们只在接触窗中形成两次侧间隙壁，不过，如果我们要形成一接触窗其具有更小的尺寸，则只要在合理的范围内，也可以利用增加侧间隙壁的数目来实现。例如，我们可以在将氧化层蚀刻到硅基底之前使用第三个或第四个多晶硅侧间隙壁。其过程的改变也只需要在每一次形成多晶硅侧间隙壁后，移去较薄的氧化层厚度。
本发明的另一优选实施例则介绍在接触窗22内形成一接触插塞，其示于图10及图11。在图10中，在器件10的上端沉积一层均匀的多晶硅层72。为了增进多晶硅的导电性，一般都掺杂高浓度的砷离子或磷离子。多晶硅层的掺杂过程可以在沉积过程的同环境下完成，也可以在离子注入多晶硅层后再形成。然后，多晶硅层72经过光掩模过程及构图后，获得接触插塞76，如图11所示。
虽然已结合优选实施例公开了本发明，但其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出一些更动与润饰，因此本发明的保护范围应当由后附的权利要求来限定。
权利要求
1．一种形成梯形接触窗的方法，包括以下步骤(a)提供一半导体基底，该基底上形成有一介电层与一第一多晶硅层，且该第一多晶硅层位于该介电层之上；(b)在该第一多晶硅层内蚀刻一接触窗至暴露该介电层，以形成一第一多晶硅侧间隙壁；(c)利用该第一多晶硅侧间隙壁作为掩模，蚀刻该介电层至一预定深度，且不使该半导体基底暴露；(d)沉积一第二多晶硅层；(e)蚀刻该第二多晶硅层至暴露该介电层，以形成一第二多晶硅侧间隙壁；以及(f)利用该第二多晶硅侧间隙壁作为掩模，蚀刻该介电层以暴露该半导体基底。
2．如权利要求1所述的方法，其中对该第一、该第二多晶硅层及该介电层所使用的该蚀刻过程为各向异性蚀刻技术。
3．如权利要求1所述的方法，其还包括一沉积及蚀刻一第三多晶硅层及形成一第三多晶硅侧间隙壁的步骤。
4．如权利要求3所述的方法，其还包括一沉积及蚀刻一第四多晶硅层及形成一第四多晶硅侧间隙壁的步骤。
5．如权利要求1所述的方法，其中该半导体基底为一硅基底。
6．如权利要求1所述的方法，其中该介电层为一氧化层。
7．如权利要求1所述的方法，其还包括一在蚀刻该第一及该第二多晶硅层之前，沉积及限定一光致抗蚀剂层图案的步骤。
8．如权利要求1所述的方法，其中该第一及该第二多晶硅侧间隙壁基本上覆盖该接触窗侧壁的介电材料。
9．如权利要求1所述的方法，其中还包括将多晶硅沉积于该接触窗内的最后步骤。
10．一种形成梯形接触插塞的方法，包括以下步骤(a)提供一半导体基底；(b)在该半导体基底上形成一氧化层；(c)在该氧化层上沉积一第一多晶硅层；(d)在该第一多晶硅层上沉积一第一光致抗蚀剂层，并且限定该第一光致抗蚀剂层的图案；(e)在该第一多晶硅层上各向异性地蚀刻一接触窗，并且在该接触窗的底端暴露该氧化层的第一区域，使一第一多晶硅侧间隙壁基本上覆盖该接触窗的侧壁；(f)使用第一多晶硅侧间隙壁作为掩模，各向异性地蚀刻暴露在该接触窗底端的该氧化层的第一区域，使其蚀刻至一不超过该氧化层总宽度的深度；(g)在该接触窗内沉积一第二多晶硅层；(h)在该第二多晶硅层上沉积一第二光致抗蚀剂层，并且限定该第二光致抗蚀剂层的图案；(i)各向异性地蚀刻该第二多晶硅层，以暴露在该接触窗底端的该氧化层的第二区域，并让第二多晶硅侧间隙壁基本上覆盖该接触窗侧壁，暴露的该氧化层的第二区域面积较暴露的该氧化层的第一区域面积小；(j)利用该第二多晶硅侧间隙壁作为掩模，各向异性蚀刻暴露的该氧化层的第二区域，以暴露底层的该半导体基底；(k)在该接触窗内沉积多晶硅。
11．如权利要求10所述的方法，其中该半导体基底为一硅基底。
12．如权利要求10所述的方法，其中沉积至该接触窗的该多晶硅为一经掺杂的多晶硅。
13．如权利要求10所述的方法，其还包括一沉积及蚀刻一第三多晶硅层以及形成一第三多晶硅侧间隙壁的步骤。
14．如权利要求10所述的方法，其还包括一沉积及蚀刻一第四多晶硅层以及形成一第四多晶硅侧间隙壁的步骤。
15．如权利要求10所述的方法，其还包括一在沉积该第二多晶硅层之前去除该第一光致抗蚀剂层，以及在接触窗内沉积该多晶硅之前去除该第二光致抗蚀剂层的步骤。
16．一种形成在介电层的梯形多晶硅接触插塞，其包括一插塞主体及至少一个多晶硅侧间隙壁，这些侧间隙壁环绕在该插塞主体的顶端或接近顶端。
17．如权利要求16所述的梯形多晶硅接触插塞，其至少包括两个多晶硅侧间隙壁，环绕在该插塞主体的顶端或接近顶端。
18．如权利要求16所述的梯形多晶硅接触插塞，其中该插塞主体是一经掺杂的多晶硅。
19．如权利要求16所述的梯形多晶硅接触插塞，其中该介电层是沉积于一半导体上的氧化层。
20．如权利要求16所述的梯形多晶硅接触插塞，其中该介质层是沉积在一硅基底上的氧化层。
全文摘要
一种形成更小尺寸梯形多晶硅接触插塞的方法,其利用最少一个多晶硅侧间隙壁作掩模,各向异性地蚀刻氧化层,以形成一用来沉积高掺杂浓度多晶硅的接触窗,其中沉积的高掺杂浓度的多晶硅用以形成接触插塞。根据本发明,可形成梯形的接触插塞,其工艺步骤简单,可适合于更小尺寸的接触插塞结构。
文档编号H01L21/70GK1218985SQ97122618
公开日1999年6月9日 申请日期1997年12月2日 优先权日1997年12月2日
发明者吴国彰 申请人:世界先进积体电路股份有限公司