I的顶层硅上制作单原子晶体管的硅纳米线4、源区2和漏区3图形，再利用硅电感耦合等离子体(ICP)刻蚀，将电子束胶图形转移到SOI衬底的顶层硅上，形成单原子晶体管的硅纳米线，4、源区2和漏区3，完成器件隔离；
[0051]步骤2:通过热氧化，在硅纳米线4、源区2和漏区3的表面和侧壁上生成S12缓冲层(图中未示)，所述的S1gl冲层采用氢氟酸溶液漂洗，S1jl冲层的厚度为10-30nm ；
[0052]步骤3:涂覆电子束抗蚀剂，采用电子束直写套刻曝光及显影，在硅纳米线4的中间部分覆盖电子束抗蚀剂，所述的在硅纳米线4中间部分覆盖电子束抗蚀剂的厚度为10nm以上；
[0053]步骤4:对未覆盖电子束抗蚀剂的硅纳米线4、源区2和漏区3进行离子注入掺杂；所述的掺杂原子的类型采用N型或P型掺杂，注入剂量为1018-1019cm_3，注入深度为20_70nm ；
[0054]步骤5:去除覆盖在硅纳米线4的电子束抗蚀剂和在硅纳米线4、源区2和漏区3表面和侧壁上生成S12缓冲层；
[0055]步骤6:采用聚焦离子束技术，在硅纳米线4的中间部分实现单个杂质原子的注入，所述的聚焦离子束技术结合斩波器，通过控制聚焦离子束电流值、斩波器的信号占空比，控制单位时间内通过斩波器的离子数，从而实现单个掺杂离子注入，掺杂原子的类型采用N型或P型掺杂，；
[0056]步骤7:快速退火激活掺杂的杂质原子，所述的退火温度1000°C，退火时间10秒；
[0057]步骤8:在硅纳米线4、源区2、漏区3和暴露的衬底表面生长绝缘介质薄膜层，所述的绝缘介质薄膜层的材料为S12、氮氧化物、HfO2, Si3N4, ZrO2, Ta2O5, BST或PZT ；
[0058]步骤9:通过化学气相沉积在绝缘介质薄膜层上覆盖多晶硅栅层，并对多晶硅栅层进行离子注入掺杂，掺杂原子的类型采用P型或N型掺杂，掺杂浓度为121-1O23cnT3量级，；
[0059]步骤10:在多晶硅栅层上刻蚀出多晶硅栅条8，所述被多晶硅栅条8包裹的硅纳米线4的部分仅含有单个杂质原子；
[0060]步骤11:在源区2、漏区3和多晶硅栅条8上分别制作源电极9、漏电极10和栅电极11，完成器件的制备。
[0061]本发明提供的基于SOI衬底的单杂质原子无结硅纳米线晶体管的制备方法，通过引入聚焦离子束技术，定位在硅纳米线上注入单个杂质原子，可以实现杂质原子数目和位置的精确可控性，能够在SOI衬底上制备出单原子晶体管。
[0062]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
【主权项】
1.一种基于SOI衬底的单杂质原子无结硅纳米线晶体管，包括: 一 SOI衬底； 一源区，该源区是通过刻蚀SOI衬底的顶层硅得到，其位于SOI衬底上面的一侧； 一漏区，该漏区是通过刻蚀SOI衬底的顶层硅得到，其位于SOI衬底上面的另一侧； 一娃纳米线，该娃纳米线位于SOI衬底上，该娃纳米线连接源区与漏区； 一绝缘介质薄膜层，该绝缘介质薄膜层制作于该硅纳米线以及源区、漏区的表面；一多晶硅栅条，该栅条制作于源区与漏区之间的硅纳米线上及两侧，并垂直于硅纳米线，在多晶硅栅条的两侧暴露出部分绝缘介质薄膜层； 一源电极，该源电极制作于源区上； 一漏电极，该漏电极制作于漏区上；以及 一栅电极，该栅电极制作于栅条上。
2.根据权利要求1所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管，其中源区、漏区和未被多晶硅栅条包裹的硅纳米线采用N型或P型掺杂，掺杂浓度为118-1O19cnT3量级。
3.根据权利要求1所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管，其中被多晶硅栅条包裹的硅纳米线的部分仅含有单个杂质原子，掺杂原子的类型采用N型或P型掺杂O
4.根据权利要求1所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管，其中该绝缘介质薄膜层采用的材料为S12、氮氧化物、HfO2, Si3N4, ZrO2, Ta2O5, BST或PZT。
5.根据权利要求1所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管，其中多晶硅栅条的掺杂浓度为121-1O23cnT3量级，掺杂原子的类型采用P型或N型掺杂。
6.一种基于SOI衬底的单杂质原子无结硅纳米线晶体管的制备方法，包括如下步骤: 步骤1:在SOI衬底的顶层硅上制作单原子晶体管的硅纳米线、源区和漏区图形，刻蚀； 步骤2:在硅纳米线、源区和漏区的表面和侧壁上生成S12缓冲层； 步骤3:在硅纳米线的中间部分覆盖电子束抗蚀剂； 步骤4:对未覆盖电子束抗蚀剂的硅纳米线、源区和漏区进行掺杂； 步骤5:去除覆盖在硅纳米线的电子束抗蚀剂和在硅纳米线、源区和漏区表面和侧壁上生成S12缓冲层； 步骤6:采用聚焦离子束技术，在硅纳米线的中间部分实现单个杂质原子的注入； 步骤7:快速退火激活掺杂的杂质原子； 步骤8:在硅纳米线、源区、漏区和暴露的衬底表面生长绝缘介质薄膜层； 步骤9:在绝缘介质薄膜层上覆盖多晶硅栅层，并对多晶硅栅层进行离子注入掺杂； 步骤10:在多晶硅栅层上刻蚀出多晶硅栅条；以及 步骤11:在源区、漏区和多晶硅栅条上分别制作源电极、漏电极和栅电极，完成器件的制备。
7.根据权利要求6所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管的制备方法，其中所述的S1jl冲层采用氢氟酸溶液漂洗，S1jl冲层的厚度为10-30nm，其中所述的在硅纳米线中间部分覆盖电子束抗蚀剂的厚度为10nm以上。
8.根据权利要求6所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管的制备方法，其中所述的对未覆盖电子束抗蚀剂的硅纳米线、源区和漏区进行掺杂，注入剂量为118-1O19cnT3量级，注入深度为20-70nm，其中被多晶硅栅条包裹的硅纳米线的部分仅含有单个杂质原子，掺杂原子的类型采用N型或P型掺杂。
9.根据权利要求6所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管的制备方法，其中所述的绝缘介质薄膜层的材料为S12、氮氧化物、HfO2, Si3N4, ZrO2, Ta2O5, BST或PZT。
10.根据权利要求6所述的基于SOI衬底的单杂质原子无结硅纳米线晶体管的制备方法，其中多晶硅栅条的掺杂浓度为121-1O23cnT3量级，掺杂原子的类型采用P型或N型掺杂。
【专利摘要】一种基于SOI衬底的单杂质原子无结硅纳米线晶体管及制备方法，其中基于SOI衬底的单杂质原子无结硅纳米线晶体管，包括：一SOI衬底；一源区，其位于SOI衬底上面的一侧；一漏区，其位于SOI衬底上面的另一侧；一硅纳米线，该硅纳米线位于SOI衬底上，该硅纳米线连接源区与漏区；一绝缘介质薄膜层，该绝缘介质薄膜层制作于该硅纳米线以及源区、漏区的表面；一多晶硅栅条，该栅条制作于源区与漏区之间的硅纳米线上及两侧，并垂直于硅纳米线，在多晶硅栅条的两侧暴露出部分绝缘介质薄膜层；一源电极制作于源区上；一漏电极制作于漏区上；以及一栅电极制作于栅条上。本发明具有结构简化和实现了离子注入数目的精确控制。
【IPC分类】H01L21-336, H01L29-775
【公开号】CN104867834
【申请号】CN201510192461
【发明人】王昊, 韩伟华, 杨富华
【申请人】中国科学院半导体研究所
【公开日】2015年8月26日
【申请日】2015年4月22日