蚀刻方法
【技术领域】
[0001] 本发明涉及蚀刻半导体衬底的方法，具体而并非排他性地涉及蚀刻半导体衬底以 露出掩埋在衬底内的一个或多个要素，诸如通孔。
【背景技术】
[0002] 娃通孔（ThroughSiliconVias(TSV))是竖直的电气连接，通常填充有穿过娃晶 片竖直延伸的铜。TSV是形成3D封装和3D集成电路中的重要元件。在制造工艺期间，通常 用由诸如硅氧化物的合适保护材料形成的外衬来保护导电通孔材料。在制造过程中，包括 保护层的TSV最初掩埋在娃衬底内。通孔露出蚀刻（viarevealetching)涉及蚀刻娃衬 底以便露出TSV的上部末端。为了获得通孔露出蚀刻的最佳结果，认为必需满足三个标准。 首先，蚀刻应该获得具有良好均匀性的高蚀刻速率。其次，为了保持氧化物保护衬里在TSV 上，需要获得硅比氧化物的高蚀刻选择率。这防止下面的导电材料（诸如铜）暴露于为完 成蚀刻而普遍存在的工艺气体和等离子体。为此，认为硅比氧化物的选择率大于100:1且 优选大于150:1是理想的。第三，在蚀刻工艺结束时所获得的最终硅表面应该尽可能光滑。 需要获得光滑的表面，以防止制造工艺的后续步骤中的问题，例如，由于晶片具有不可接受 的反射性能而导致的光学检测故障、对准问题，以及与激光切割相关的问题。在实践中，在 表面粗糙度和蚀刻选择率之间存在微妙的平衡。更具体地，能产生良好选择率的工艺和工 艺参数也能产生高水平的表面粗糙度。相反也是如此。例如，已知等离子体蚀刻期间使用 高的偏置功率能够获得低的硅粗糙度水平；然而，这将导致差的氧化物选择率。特别难以在 连续工艺中平衡这些不同标准。然而，连续工艺就效率而言是理想的。其它问题是表面粗 糙度随着除去的硅深度增加而增加。
【发明内容】
[0003] 本发明在至少一些实施方式中解决了上述问题和需求。虽然本发明特别用于TSV 露出蚀刻，但它具有半导体蚀刻工艺中更普遍的效用。
[0004]为避免疑惑，本文中作为比率所表示的术语"A比B的选择率"被理解为是指A的 蚀刻速率比B的蚀刻速率的比率。例如，大于150:1的硅比二氧化硅的选择率意味着硅的 蚀刻速率大于150倍的二氧化硅的蚀刻速率。
[0005] 根据本发明的第一方面，提供了一种蚀刻半导体衬底以露出掩埋在衬底中的一个 或多个要素的方法，该方法包括以下步骤：
[0006] 使用等离子体执行第一蚀刻步骤，在第一蚀刻步骤中，对衬底施加偏置功率以产 生电偏置；
[0007] 在无偏置功率或偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行 第二蚀刻步骤；并且
[0008]交替重复第一蚀刻步骤和第二蚀刻步骤。
[0009] 该方法适合于高蚀刻速率工艺和连续操作。当需要使一种工艺参数或特性与另一 种工艺参数或特性平衡时，该方法会是有利的。当需要使半导体衬底和要素的蚀刻选择率 与蚀刻后的表面形态（例如表面粗糙度）平衡时，该方法是特别合适的。
[0010] 在第一蚀刻步骤期间，偏置功率可以是脉冲的。偏置功率可以是脉冲的，且具有 10%至50%的占空比。当偏置功率是脉冲的时候，可以使用250W以上的偏置功率。
[0011] 或者，在第一蚀刻步骤期间，偏置功率可以连续施加至衬底。当偏置功率是连续施 加的时候，可以使用75W以上的偏置功率。
[0012] 第二蚀刻步骤可以是等离子体蚀刻步骤。或者，第二蚀刻步骤可以采用非等离子 体蚀刻步骤，诸如湿法蚀刻。然而，从商业角度来看，确信使用等离子体执行第二蚀刻步骤 可能是最可接受的。
[0013] 一般情况下，偏置功率是RF功率。一般情况下，半导体衬底放置在衬底支架上，并 且RF信号施加至衬底支架以产生电偏置。
[0014] 要素可以包括外保护层。外保护层可以是氧化物层。
[0015] 要素可以是通孔。要素可以是TSV。通孔可以包括外保护层，诸如氧化物层。氧化 物层可以是Si02。二氧化硅可以通过诸如LPCVD(低压CVD)或PECVD(等离子体增强CVD) 的CVD(化学汽相沉积）进行沉积。可以使用其它材料，诸如低k的SiOC或SiOF。
[0016] TSV均可以包括二氧化硅的外保护层。半导体衬底可以是硅。在无偏置功率或偏 置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下可以执行第二蚀刻步骤以产 生大于100:1、优选大于150:1的硅比二氧化硅的选择率。
[0017] 可以交替重复第一蚀刻步骤和第二蚀刻步骤以产生由原子力显微镜测量为2nm 以下、优选lnm以下的表面粗糙度Ra。
[0018] 半导体衬底可以是硅。然而，本发明可以应用至其它半导体材料。
[0019] 第一步骤和第二步骤可以交替重复至少十次。熟悉技术的读者将理解第一步骤和 第二步骤交替重复的次数（循环次数）可以是适合于获得所需工艺端点的任何次数。具体 地，循环次数没有特定上限。
[0020] 第一蚀刻步骤和第二蚀刻步骤均可执行0. 5秒至10秒的时间。对于蚀刻步骤使用 相对短的期间可能是有益的。例如，可以显著降低表面粗糙度，并且可以提高蚀刻选择性。
[0021] 可以使用由含氟气体形成的等离子体执行第一蚀刻步骤和可选的第二蚀刻步骤。 含氟气体可以是SF6或包含SF6的蚀刻气体混合物。
[0022] 可以在高到足以获得可接受的低程度的表面粗糙度的偏置功率下执行第一蚀刻 步骤。
[0023] 可以在偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻 步骤，以便提高蚀刻半导体衬底比蚀刻要素的选择率。在这些实施方式中，偏置功率可以是 50W以下。然而，为了提高蚀刻选择率，优选不施加偏置功率。
[0024] -般情况下，第一蚀刻步骤和第二蚀刻步骤与多种工艺参数相关。在蚀刻的过程 中，可以改变工艺参数。在检测工艺条件时，可以改变工艺参数。检测的工艺条件可以要素 的露出。检测的工艺条件可以是露出一个或多个TSV的上部。
[0025] 就该方法是否从第一蚀刻步骤或第二蚀刻步骤开始而言，第一步骤和第二步骤的 顺序是不关键的。
[0026] 在第一蚀刻步骤和第二蚀刻步骤期间都可以施加偏置功率。在一些实施方式中， 在一个蚀刻步骤期间偏置功率是脉冲的，并且在另一蚀刻步骤期间偏置功率是连续施加 的。在这些实施方式中，可以使用每个蚀刻步骤期间的时间平均功率而不是一个脉冲期间 的峰值功率来考虑一个偏置功率低于另一偏置功率。
[0027] 根据本发明的第二方面，提供了一种蚀刻未掩蔽的半导体衬底的方法，包括以下 步骤：
[0028] 使用等离子体执行第一蚀刻步骤，在第一蚀刻步骤中偏置功率施加至衬底以产生 电偏置；
[0029] 在无偏置功率或偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行 第二蚀刻步骤；并且
[0030] 交替重复第一蚀刻步骤和第二蚀刻步骤。
[0031] 根据本发明的第三方面，提供了一种蚀刻半导体衬底的设备，包括：
[0032] 腔室；
[0033] 衬底支架，该衬底支架放置在腔室内，用于支撑半导体衬底；
[0034] 至少一个等离子体生成装置，该等离子体生成装置产生用于蚀刻半导体衬底的至 少一种等尚子体；
[0035] 偏置电源，该偏置电源用于供给偏置功率，该偏置功率能够施加至衬底以产生电 偏置；以及
[0036] 至少一个控制装置，该控制装置配置为控制等离子体生成装置、偏置电源和可选 的其它蚀刻装置，以便设备在使用中交替重复第一蚀刻步骤和第二蚀刻步骤，其中，第一蚀 刻步骤使用由等离子体生成装置产生的等离子体来蚀刻半导体衬底，并且，在第一蚀刻步 骤期间，偏置电源提供脉冲的偏置功率；并且，在无偏置功率或偏置功率低于第一蚀刻步骤 期间施加的偏置功率的条件下执行第二蚀刻步骤。
[0037] 通常情况下，第二蚀刻步骤也是等离子体蚀刻步骤，并且相同的等离子体生成装 置同时用于第一蚀刻步骤和第二蚀刻步骤。
[0038] 虽然本发明已经描述如上，但是它延伸至上文中或者下面的说明书、附图和权利 要求中提出的要素的任何发明组合。例如，关于本发明的第一方面描述的任何要素可以与 本发明的第二方面或第三方面组合使用。
【附图说明】
[0039] 现将参照附图描述根据本发明的方法和设备的实施方式，其中：
[0040] 图1显示了（a)在蚀刻之前掩埋的TSV和（b)在通孔露出蚀刻之后露出的TSV;
[0041] 图2示出了适合于执行本发明的设备；
[0042] 图3示出了扫描电子显微镜（SEM)图像：（a)用50W偏置持续30秒接着0W偏置 所蚀刻的硅；(b)整个蚀刻用100W偏置所蚀刻的硅；和（C)用循环工艺所蚀刻的硅；以及
[0043] 图4示出了原子力显微镜（AFM)数据：(a)使用通常工艺所蚀刻的娃，和（b)使用 循环工艺所蚀刻的硅。
【具体实施方式】
[0044] 本发明提供了在循环工艺中蚀刻半导体。蚀刻在使用偏置功率执行等离子体蚀刻 的步骤和无偏置功率或使用低偏置功率的第二蚀刻步骤之间交替进行。现将结合TSV露出 蚀刻对本发明进行举例说明。然而，本发明可以用于其它蚀刻应用。
[0045] 图1示出了TSV露出硅蚀刻工艺。图1 (a)示出了在蚀刻之前掩埋在硅晶片12内 的TSV10。硅晶片12由粘合层16粘合至载体晶片14。载体晶片14可以是任何合适的材 料，诸如硅或玻璃。如图1(b)所示，执行蚀刻以露出TSV10。应该注意，TSV10均包括涂 覆有保护氧化物衬垫l〇b的导电材料10a。导电材料一般是金属，诸如铜。重要的是，下面 的导电材料l〇b没有暴露至等离子体的恶劣条件。这反过来又提出了以硅比氧化物的高选 择率执行蚀刻的工艺要求。
[0046] 图2示出了可用于执行本发明的蚀刻的一般描述的蚀刻设备20。主气体进口 22 进入具有相关主电离源26的主腔室24。RF天线28充当ICP源。这可以通过DC线圈30 协助来修改对生成的等离子体的限制。法拉第屏蔽体38可设置在DC线圈30和主腔室24 的壁之间以降低电容耦合。来自主源的等离子体进入主腔室32,在主腔室32中待处理的晶 片34放置在晶片支架压板36上，晶片支架压板36在本实施方式中是静电吸盘。对静电吸 盘的下侧施加氦的压力，用于冷却目的。主腔室32具有次级电离源40,次级电离源40具有 放置在主腔室32周围的次级RF线圈42,以靠近腔室壁提