(c6)利用各向异性刻蚀工艺刻蚀所述氧化物，以形成所述隔离沟槽。
[0022]具体地，步骤(d)包括:
(dl)在所述NMOS有源区表面和所述PMOS源区表形成第一阻挡层；
(d2)刻蚀所述NMOS有源区表面的所述第一阻挡层；
(d3)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成所述P阱；
(d4)去除所述第一阻挡层。
[0023]具体地，步骤(e)包括:
(el)在所述NMOS有源区表面和所述PMOS有源区表面形成第二阻挡层；
(e2)在所述NMOS有源区表面光刻形成所述NMOS栅极区图形，在所述NMOS栅极区图形区域利用粒子束刻蚀工艺在所述NMOS有源区表面形成所述第一双梯形凹槽；
(e3)去除所述第二阻挡层；
(e4)在所述NMOS有源区表面和所述PMOS有源区表面形成第三阻挡层；
(e5)在所述PMOS有源区表面光刻形成所述PMOS栅极区图形，在所述PMOS栅极区图形区域利用粒子束刻蚀工艺在所述PMOS有源区表面形成所述第二双梯形凹槽；
(e6)去除所述第三阻挡层。
[0024]具体地，所述粒子束刻蚀工艺为:采用氩(Ar)粒子作为粒子束，固定束流为50mA，偏置条件为400~700V。
[0025]具体地，所述栅介质材料为Al2O3或HfO 2，所述栅极材料为金属。
[0026]本发明实施例，通过在SOI衬底上采用应变硅(Si)沟道倒梯形栅高压PMOS和NMOS器件形成CMOS集成器件，即通过在SOI衬底上生长应变硅锗(Si)层形成CMOS集成器件中NMOS器件和PMOS的沟道层，采用各项异性的干法刻蚀刻蚀出两个倒梯型凹槽，实现了应变Si沟道倒梯形栅高压CMOS电路。
[0027]需要说明的是，本实施例中，步骤(e)中第一双梯形凹槽和第二双梯形凹槽的工艺流程顺序并不限定，即可以先形成第一梯形凹槽再形成第二梯形凹槽，也可以先形成第二梯形凹槽再形成第一梯形凹槽。同理，步骤(g)中的形成NMOS源漏区和PMOS源漏区的顺序以及步骤(g)中的形成NMOS栅极和PMOS栅极的顺序也并不限定。
[0028]另外，第一、第二等只是为了便于清楚描述而设置。即可以理解的是，第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不要求这些实体或操作之间存在任何实际的关系或者顺序。
[0029]实施例二
请参见图2a-图2t，图2a-图2t为本发明实施例的一种基于SOI的应变Si沟道倒梯形栅CMOS集成器件的制备方法示意图，在上述实施例一的基础上，以制备导电沟道为50nm的应变硅(Si)沟道倒梯形栅CMOS集成器件为例进行详细说明，具体步骤如下:
5101、衬底选取。如图2a所示，选取掺杂为IX 117Cm 3~5X 117Cm 3顶层硅(Si)厚度为1~2 μπι的绝缘衬底上的娃(Silicon-On-1nsulator,简称SOI)衬底片201为初始材料；
5102、外延层生长:
51021、如图2b所示，利用化学汽相淀积(CVD)的方法，在300~400°C下，在SOI衬底片201上生长一层1~2 μπι厚的N型组分渐变的硅锗(SiGe)层外延层202，底部Ge含量为0，顶部Ge含量为0.3-0.4，其掺杂浓度为I X 118Cm 3~5 X 118Cm 3，这样做的好处在于提高SiGe层的稳定性，不易发生弛豫现象；
51022、如图2c所示，利用CVD的方法，在组分渐变的SiGe层外延层202上生长一层100~200nm的P型弛豫SiGe层203，其掺杂浓度为IXlO18Cm ~5X 118Cm3, Ge含量为0.3-0.4，与组分渐变的SiGe层顶部Ge含量相等；
51023、如图2d所示，利用CVD的方法，在弛豫SiGe层外延层203上生长一层20~30nm的N型应变硅(Si)层204，其掺杂浓度为I X 118Cm 3?5 X 1018cm 3，应变Si材料，相对于传统Si材料载流子迀移率提高了数倍，从而提高了 CMOS器件的电流驱动与频率特性；
5103、隔离区的制备:
S1031如图2e所示，光刻浅槽隔离区，利用干法刻蚀工艺，在源漏隔离区刻蚀出深度为50~70nm的浅槽205，因为此器件为小尺寸器件，沟道层厚度较低，深槽隔离误差太大；
51032、如图2f所示，利用CVD的方法，在750~850°C下，在表面淀积50~70nm的二氧化硅(S12) 206，将浅槽205内填满；
51033、如图2g所示，利用CVD的方法在表面淀积20~30nm的氮化硅(SiN)207 ；
51034、如图2h所示，利用CMP方法，将表面20~30nm以上的3丨02与SiN除去；
51035、如图2i所示，利用各向异性的干法刻蚀刻蚀掉表面多余的氧化层，形成浅槽隔离；
5104、制作NMOS的有源区:
51041、如图2j所示，利用利用化学气相淀积(CVD)的方法在750~850°C下，表面淀积一层 20nm 氮化硅(SiN) 208 ；
51042、光刻NMOS有源区，利用离子注入的方法，注入浓度为IX112Cm 3~10 X 1012cm 3,能量为10eV的硼(B)离子，并在700~900 °C下扩散1~2分钟，形成掺杂浓度为IXlO18Cm 3?5 X 1is的 P 阱；
5105、制作NMOS和PMOS的双倒梯形凹槽栅极:
51051、如图2k所示，利用利用化学气相淀积(CVD)的方法在750~850 °C下，表面淀积一层 20nm 氮化硅(SiN) 209 ；
51052、光刻NMOS栅极区，形成光刻图形(如图2k所示)，也可为此形状的掩膜板。利用粒子束刻蚀技术，对栅极指定区域进行刻蚀，理想状态下所刻蚀图形应为矩形凹槽，但由于刻蚀凹槽侧墙的作用，凹槽边沿的刻蚀速率较小，所以实际情况下所刻蚀的图形应为倒梯形，且梯形的底角大小与轰击的粒子束能量相关，粒子束能量越大，则梯形的底角越接近90°，利用粒子束为氩(Ar)粒子，固定束流为50mA，偏置条件为400~700V的粒子束刻蚀方法，刻蚀时间为0.5~1.5分钟，，在NMOS栅极区刻蚀出两个角度为75~85°，深度为10~15nm的倒梯形凹槽210，且两凹槽相距10nm，凹槽顶部宽度为5~8nm ;这样做的好处在于:1，梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使NMOS器件获得较高的击穿电压；2，由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大了 NMOS器件在关态时的击穿电压，增加了 CMOS电路的可靠性；
51053、如图21所示，利用利用化学气相淀积(CVD)的方法在750~850°C下，表面淀积一层 20nm 氮化硅(SiN) 211 ；
51054、光刻PMOS栅极区，形成光刻图形(如图21所示)，也可为此形状的掩膜板。利用粒子束刻蚀技术，对栅极指定区域进行刻蚀，理想状态下所刻蚀图形应为矩形凹槽，但由于刻蚀凹槽侧墙的作用，凹槽边沿的刻蚀速率较小，所以实际情况下所刻蚀的图形应为倒梯形，且梯形的底角大小与轰击的粒子束能量相关，粒子束能量越大，则梯形的底角越接近90°，利用粒子束为氩(Ar)粒子，固定束流为50mA，偏置条件为400~700V的粒子束刻蚀方法，刻蚀时间为0.5-1.5分钟，在PMOS栅极区刻蚀出两个角度为75~85°，深度为10~15nm的倒梯形凹槽212，且两凹槽相距10nm，凹槽顶部宽度为5~8nm ;这样做的好处在于:1，梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使PMOS器件获得较高的击穿电压；2，由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大了 PMOS器件在关态时的击穿电压，增加了 CMOS电路的可靠性；
5106、制作PMOS与NMOS源漏极:
51061、刻蚀掉表面多余的SiN阻挡层；
51062、如图2m所示，利用ALCVD的方法在200~250°C，在表面淀积一层厚度为5~8nm的Al2O3层213 ;这样做的好处在于:可以提高器件的栅控能力，增强了器件的电学特性；
51063、利用化学气相淀积(CVD)的方法在750~850°C下，表面淀积一层20nmSiN 214 ；
51064、如图2n所示，利用刻蚀工艺刻蚀掉PMOS的有源区表面指定位置即源漏位置处的 SiN 214 和 Al203213 ；
51065、采用离子注入工艺，对PM