与该外部接触距离最远的内部接触之间的电阻R4。
[0032]根据另一个实施例，在中心接触和每个其相邻的内部接触之间布置P+带。两个P +带不接触相邻接触的N+区域。优先选择两个P +带的长度使得他们到相邻N +接触的距离小于使用的1C工艺的设计规则所允许的最小距离。这种设计增加了内部接触和中心接触之间的电阻。
[0033]同样可以将该实施例的P+带添加到第一实施例的垂直霍尔器件。
[0034]可以通过额外的深P阱环的内部边缘的路线限定内部接触的有效宽度。被深P阱环的内边缘包围的深P阱环的开口的宽度在外部接触处比在内部接触处大。深P阱环的深度小于深N阱的深度。因为深P阱环的径向扩散小于深N阱环的径向扩散，因此更好地限定了最有助于垂直霍尔器件的磁灵敏度的有源区的形状。
[0035]术语接触的“有效宽度”的含义是:其不是在N+区域表面处计算的接触的宽度，而是深N阱和形成接触的高掺杂N+区域彼此结合的区域的宽度。
[0036]所有这些实施例的设计允许使电阻&、R2、私和R 4相等。此外，这些设计还提高了四-接触垂直霍尔器件或五-接触垂直霍尔器件的其他特性，特别是电压相关磁灵敏度。
[0037]本发明的垂直霍尔器件沿其长度方向的可变宽度与现有技术的垂直霍尔器件的所有已知设计不同，在这些现有技术的垂直霍尔器件的所有已知设计中，如图2中示出，宽度W是恒定的。垂直霍尔器件的宽度W与常规的水平霍尔器件的厚度相对应。水平霍尔器件总是具有均匀的有源层的厚度。明显的是，垂直霍尔器件的宽度W的均匀性被认为是与水平霍尔器件类似地考虑了的规则。本发明打破了这个规则。
[0038]本发明的垂直霍尔器件沿其长度方向的可变宽度意味着霍尔器件的有源区明显是三维的，而现有技术的垂直霍尔器件的有源区基本上是二维的(有源区位于图3的XZ平面)。
[0039]浅P+带消除了来源于N+接触的三维结构的一些不利影响，并使得他们表现地像二维接触(其位于图3的XY平面)。
[0040]因此，本发明的本质在于通过以下来改进垂直霍尔器件的特性:A)将垂直霍尔器件的有源区的一些部件从二维结构变形为三维结构，以及B)将垂直霍尔器件的有源区的其他一些部件从三维结构变形为二维结构。当措施A)和B)组合时，达到了最好的效果。
[0041]根据本发明的第一方面，一种垂直霍尔器件具有深N阱、在深N阱的表面设置并且沿着直对称线布置的两个内部接触和两个外部接触，其中两个内部接触具有相同的长度和相同的有效宽度并且两个外部接触具有相同的长度和相同的有效宽度，其中长度是沿直对称线测量的并且宽度是垂直于直对称线测量的，并且其中所述接触相对于中心对称平面被对称地布置，并且其中所述外部接触的有效宽度大于内部接触的有效宽度。
[0042]垂直霍尔器件可以具有设置在内部接触之间的P+带并且其中P +带与内部接触隔开一距离。
[0043]垂直霍尔器件还可以包括设置于内部接触之间的中心接触。
[0044]垂直霍尔器件还可以包括设置于中心接触和内部接触之一之间的P+带以及设置于中心接触和内部接触中另一个之间另一个P+带，其中两个P+带与中心接触和各自的相邻内部接触隔开一距离。
[0045]垂直霍尔器件还可以包括深P阱环，其中深P阱环的内边缘限定内部接触的有效宽度，并且如果适用，限定中心接触的有效宽度。
【附图说明】
[0046]并入本说明书并且构成了本说明书的一部分的附图示出了本发明的一个或者更多个实施例，并且结合详细的描述，用来解释本发明的原理和实现。出于清楚的原因，附图并未按比例绘出。在附图中:
[0047]图1示出了根据现有技术的四-接触垂直霍尔器件的横截面；
[0048]图2示出了根据现有技术的四-接触垂直霍尔器件的平面图；
[0049]图3示出了霍尔器件的等效电路；
[0050]图4示出了根据本发明的四-接触垂直霍尔器件的第一实施例的平面图；
[0051]图5a)、图5b)、图5c)示出了根据本发明的四_接触垂直霍尔器件的第二实施例的两个横截面和平面图；
[0052]图6示出了根据本发明的四-接触垂直霍尔器件的第三实施例的平面图；
[0053]图7示出了根据本发明的四-接触垂直霍尔器件的第四实施例的横截面；
[0054]图8示出了五-接触垂直霍尔器件的实施例的横截面；以及
[0055]图9示出了根据本发明的五-接触垂直霍尔器件的另一个实施例的平面图。
具体实施例
[0056]图4是根据本发明的四-接触垂直霍尔器件1的第一实施例的平面图。例如通过公知的CMOS工艺制造垂直霍尔器件1并且垂直霍尔器件1包括嵌入到低掺杂P型衬底3 (采用衬底掺杂多孔硅(PS))中的深N阱NW。优选地，深N阱NW具有长度为L和宽度为W的矩形形状。垂直霍尔器件1具有在N阱NW表面处设置且沿第一对称线8布置的4个电接触4-7，并且这些电接触相对于对称平面9对称。对称线8是直线并且与对称平面9正交地延伸。电接触4-7由通过金属线(未示出)以常规方式接触的高掺杂N+区域形成。电接触4-7具有大致矩形形状。内部接触5、6具有相同的长度16和相同的宽度W2，并且外部接触4、5具有相同的长度17和相同的宽度W4。优选地，内部接触5、6的长度16小于外部接触4、5的长度17，SP:
[0057]16<17⑴
[0058]但长度16和1 7同样可以是相同的1 6= 1 7。
[0059]优选地，内部接触5和6之间的距离12小于内部接触与其相邻的外部接触之间的距离13，即:
[0060]12<13 2)
[0061]但距离12和1 3同样可以是相同的1 2= 1 3。
[0062]根据等式⑴和等式⑵的优选的距离根据现有技术中的保角映射是已知的，因此这里不再讨论。
[0063]根据本发明，内部接触5和6的宽度W2小于外部接触4和7的宽度W 4，即
[0064]ff2<ff4(3)
[0065]在一个实施例中，利用0.35 μ m的CMOS工艺，选择宽度W4= 2 μ m以及W 2= W 4/2=1 μ m0
[0066]在两个外部接触4和7的宽度W4大于两个内部接触5和6的宽度W 2的情况下，垂直霍尔器件沿其长度方向的有效宽度当前非常不均匀:在内部接触5和6的附近的垂直霍尔器件1的宽度远小于在外部接触4、7的附近的垂直霍尔器件1的宽度。这些事实对电阻札到1?4的值的影响可以通过比较图1、2和4中的电阻的平面形状来估计:根据现有技术(图1和图2)，所有4个电阻具有相同的宽度(参见平面图)，而根据本发明(图4)，电阻的有效宽度有很大区别(参见平面图)。尽管图4中电阻R$jR4的区域具有三维性质、具有复杂的电流分布，但他们可以近似于简单形状:在平面图中，电阻&和1呈现为具有中间宽度梯形，而电阻R 2和R 4分别呈现为具有宽度W 2和W 4的矩形，其中W 2〈W4。回想现有技术R4?R2 (即R4/R2>>1)的问题。如果长度L和图1和图4中示出的垂直霍尔器件的所有其他长度保持相等，当前W2〈W4的事实意味着电阻器R4/R2的比值被减小，即
[0067](R4/R2)(本发明)〈(R4/R2)(现有技术)(4)
[0068]这意味着本发明有效地减小了电阻&和1?4之间的不平衡并且显著地增加了满足条件R4= R 2的机会。
[0069]宽度胃4和W 2的比值至少是W 4/ff2>l.2。
[0070]按电阻&和R4类似的分析产生了如下结论:可变的厚度还可以对电阻R 1?3的比值产生有益的影响。
[0071]在垂直霍尔器件中，在器件的内部接触5和6附近呈现大部分的有用的磁场有关的电动势。如果图4的内部接触5和6的宽度W5等于图3的宽度W，并且如果相等的供应电流被馈送到输入端子，则图1和4中示出的霍尔器件在其输出端子具有大致相等的电压。但是因为图4的器件中的电阻札、私和R 4较小，所以根据本发明的垂直霍尔元件的电压相关磁灵敏度高于现有技术的电压相关磁灵敏度。
[0072]图5a)、图5b)、图5c)示出了根据本发明的四_接触垂直霍尔器件1的第二实施例的平面图a)和两个横截面b)和c)。该垂直霍尔器件的设计与图4中示出的垂直霍尔器件1不同之处在于通过额外的恰当形状的P阱环PW而不是通过N+区域的标称宽度来限定内部接触5和6的有效宽度。P阱环PW由适度掺杂的p型区域构成。选择N+区域、深P阱和深N阱的平均掺杂使得:
[0073]掺杂N+>> 掺杂 PW>> 掺杂 NW(5)
[0074]因此，当这些层中的两个或更多个重叠时，具有最高掺杂的层占优势。图5a)中示出的平面图示出:
[0075]a)内部接触5和6的标称宽度W4与外部接触4和7的标称宽度相同。
[0076]b)P阱环PW具有在靠近内部接触5和6处比靠近外部接触4和7处窄的内部形状。
[0077]这导致针对所有N+区域在N阱NW的表面处的N+区域的宽度相等，但内部接触5和6的宽度在深度从d+到dPW的范围小于在该深度范围中外部接触4和7的宽度。这使得发生在器件的表面处的N+区域与金属线(未示出)的接触便利，但减小了内部接触5和6的有效宽度。接触的有效宽度是N+区域接触深N阱NW的区域的宽度。图5a)中接触4_7的实边界线示出了在芯片表面