据本发明的各个实施例的在形成气隙之后的图11中示出的半导体器件的截面图；
[0038]图13示出了根据本发明的另一实施例的气隙的截面图；
[0039]图14示出了根据本发明的又另一实施例的气隙的截面图；
[0040]图15示出了根据本发明的各个实施例的在形成通孔之后的图12中示出的半导体器件的截面图；
[0041]图16示出了根据本发明的各个实施例的图15中示出的半导体器件的顶视图；
[0042]图17示出了根据本发明的另一实施例的图15中示出的半导体器件的顶视图；以及
[0043]图18示出了根据本发明的各个实施例的用于形成图1中示出的半导体器件的方法的流程图。
【具体实施方式】
[0044]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0045]图1示出了根据本发明的各个实施例的半导体器件的截面图。半导体器件100包括在衬底102中形成的晶体管器件200和在衬底102上方形成的多个互连结构。
[0046]衬底102可以由硅形成，但是它也可以由其他III族、IV族和/或V族元素形成，诸如硅、锗、镓、砷和它们的组合。衬底102也可以是绝缘体上硅(SOI)的形式。SOI衬底可以包括在绝缘层(例如，掩埋氧化物等)上方形成的半导体材料(例如，硅、锗等)的层，半导体材料的层形成在硅衬底中。此外，可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底等。
[0047]衬底102还可以包括各种电路，诸如金属氧化物半导体(M0S)晶体管(例如，晶体管器件200)和相关的接触插塞(例如，接触插塞118)。在衬底102上形成的电路可以是适用于特定应用的任何类型的电路。根据实施例，电路可以包括各种η型金属氧化物半导体(N0MS)和/或ρ型金属氧化物半导体(PM0S)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等。可以互连电路以执行一个或多个功能。该功能可以包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域一般技术人员将理解，以上实例仅提供用于说明的目的，而不旨在将各个实施例限于任何特定应用。
[0048]如图1所示，晶体管器件200包括第一源极/漏极区106和第二源极/漏极区108。第一源极/漏极区106和第二源极/漏极区108形成在晶体管器件200的栅极结构的相对两侧上。栅极结构形成在介电层112中和衬底102上方。栅极结构可以包括栅极介电层113、位于栅极介电层113上方的栅电极114和间隔件116。
[0049]栅极介电层113可以是诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等的介电材料。栅极介电层113可以具有大于约4的相对介电常数值。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的任何组合等。在栅极介电层113包括氧化物层的实施例中，可以将正硅酸乙酯(TE0S)和氧气用作前体，通过诸如等离子体增强化学汽相沉积(PECVD)工艺的合适的沉积工艺形成栅极介电层113。根据实施例，栅极介电层113的厚度可以在从约8埃到约200埃的范围内。
[0050]栅电极114可以包括导电材料，诸如金属(例如，钽、钛、钼、妈、铀、招、給、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料、它们的组合等。在栅电极114是由多晶硅形成的实施例中，可以通过低压化学汽相沉积(LPCVD)沉积掺杂或未掺杂的多晶硅来形成厚度在约400埃至约2400埃的范围内的栅电极114。
[0051]可以通过在栅电极114和衬底102上方毯状沉积一个或多个间隔件层(未示出)形成间隔件116。间隔件116可以包括合适的介电材料，诸如SiN、氮氧化物、SiC、S1N、氧化物等。间隔件116可以通过常用的技术形成，诸如化学汽相沉积(CVD)、PECVD等。
[0052]第一源极/漏极区106和第二源极/漏极区108可以形成在栅极介电层113的相对两侧上的衬底102中。在衬底102是η型衬底的实施例中，第一源极/漏极区106和第二源极/漏极区108可以通过注入诸如硼、镓、铟等的适当的ρ型掺杂剂来形成。可选地，在衬底102是ρ型衬底的实施例中，第一源极/漏极区106和第二源极/漏极区108可以通过注入诸如磷、砷等的适当的η型掺杂剂来形成。
[0053]如图1所示，在晶体管器件200的相对两侧上可以形成有两个隔离区。隔离区104可以是浅沟槽隔离(STI)区。如本领域所知，STI区可以通过蚀刻衬底102以形成沟槽并且用介电材料填充该沟槽来形成。例如，可以用诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料填充隔离区104。可以对顶面施加诸如化学机械平坦化(CMP)工艺的平坦化工艺，从而使得作为结果，可以去除过量的介电材料。
[0054]介电层112形成在衬底102的顶部上。例如，介电层112可以由诸如氧化硅的低Κ介电材料形成。介电层112可以通过诸如旋压、CVD和PECVD的本领域已知的任何合适的方法形成。也应该注意，本领域技术人员将认识到，虽然图1示出了单个介电层，但是介电层112可以包括多个介电层。
[0055]如图1所示，在介电层112中可以形成有三个接触插塞117、118和119。接触插塞117形成在第一源极/漏极区106上方。接触插塞119形成在第二源极/漏极区108上方。接触插塞118形成在栅电极114上方。这三个接触插塞用于提供晶体管器件200和形成在介电层112上方的互连结构之间的电气连接。
[0056]通过将光刻技术用于在介电层112上沉积并图案化光刻胶材料(未示出)，可以形成接触插塞117、118和119。根据接触插塞(例如，接触插塞118)的位置和形状暴露光刻胶的部分。诸如各向异性干蚀刻工艺的蚀刻工艺可以用于在介电层112中产生三个开口。
[0057]然后在开口中填充导电材料。导电材料可以通过使用CVD、等离子体汽相沉积(PVD)、原子层沉积(ALD)等来沉积。导电材料沉积在接触插塞开口中。通过使用诸如CMP的平坦化工艺，从介电层112的顶面去除导电材料的过量部分。导电材料可以是铜、钨、铝、银、钛、氮化钛、钽和它们的任何组合等。
[0058]第一介电层201形成在介电层112上方。在一些实施例中，第一介电层201是第一金属化层205的部分。如图1所不，在第一金属化层205中可以形成有一条金属线203。第二介电层216形成在第一介电层201上方。第二介电层206是第二金属化层215的部分。
[0059]虽然图1示出了在第一金属化层205上方形成的一个金属化层(例如，第二金属化层215)，但是本领域技术人员将认识到，更多的金属间介电层(未示出)以及相关联的金属线和通孔(未示出)可以形成在金属化层215上方。具体地，可以由介电材料(例如，极低k介电材料)和导电材料(例如，铜)的交互层形成额外的层。
[0060]金属线212、218、220和224形成在第二金属化层215中。金属线220和224具有圆形顶面和两个圆角。更具体地，金属线220包括第一侧壁和第二侧壁。如图1所示，金属线220的两个侧壁均为斜坡。第一圆角位于金属线220的第一侧壁和圆形顶面之间。第二圆角位于金属线220的第二侧壁和圆形顶面之间。金属线224的形状类似于金属线220的形状，并因此不再讨论以避免重复。
[0061]如图1所示，在第二金属化层215中可以形成有气隙。在金属线220和金属线224之间形成第一气隙232。在金属线224和金属线218之间形成第二气隙234。如图1所示，第一气隙232和第二气隙234的顶面理想地具有泪滴形状。下面将关于图2至图13描述气隙232和234的详细结构和形成工艺。
[0062]图1还示出了半导体器件100包括通孔214和蚀刻停止层240。类似于金属线220、224,218和212，通孔214嵌入在第二金属化层215中。在金属线212上方形成通孔214。通孔214的底面与金属线212的顶面直接接触。
[0063]在一些实施例中，金属线212、218、220和224以及通孔214可以由合适的金属材料形成，诸如铜、铜合金、招、银、妈、金、它们的任何组合等。
[0064]图2至图13示出了根据本发明的各个实施例制造图1中示出的半导体器件的中间步骤。图2示出了根据本发明的各个实施例的介电层的截面图。介电层216可以由诸如氟硅酸盐玻璃(FSG)等的低K介电材料形成。介电层216可以通过诸如PECVD技术、高密度等离子体化学汽相沉积(HDPCVD)等的合适的沉积技术形成。应该注意，为了清楚的目的，图2中省略了图1中示出的半导体器件100的其他部件。
[0065]图3示出了根据各个实施例的在介电层中形成多个开口之后的图2中示出的半导体器件的截面图。根据图1中示出的金属线的位置，在介电层216中形成开口 302、304、306和308。可以通过诸如蚀刻工艺、激光烧蚀工艺等的任何合适的半导体图案化技术形成开口302,304,306和308。例如，可以通过将光刻技术用于在介电层216上沉积并图案化光刻胶材料(未示出)来形成开口 302