内埋图形衬底及其制造方法及半导体封装结构的制作方法
【技术领域】
[0001]本发明涉及一种衬底及其制造方法及半导体封装结构。具体地说，本发明涉及一种内埋图形衬底及其制造方法，以及包含所述内埋图形衬底的半导体封装结构。
【背景技术】
[0002]常规内埋图形衬底中，位于最外层的线路层内埋于衬底本体的表面，且显露于所述基材本体的表面。所述衬底本体更包括导电通道(Via)，其贯穿所述衬底本体。所述线路层包括多个导电迹线接垫(Conductive Trace Pad)及至少一个导电通道接垫(Via Pad)，所述导电通道连接所述导电通道接垫。所述导电迹线接垫的直径通常为25μπι，然而，所述导电通道接垫的直径通常为120 μ m。所述导电通道接垫显然过大，且只能传递一种信号，严重占用电路布局的空间，而无法达到细间距(Fine Pitch)的需求。
【发明内容】
[0003]本发明的一方面涉及一种内埋图形衬底。在一实施例中，所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述衬底本体具有第一表面、第二表面及至少一个通孔。所述第一线路层内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面。所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙。所述导电通道位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫。所述第二线路层位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称。
[0004]在本实施例中，原本为所述第一线路层的一个导电通道接垫(Via Pad)被分割成多个个别接垫，且不同的个别接垫可通过不同的导电通道而电连接到所述第二线路层的不同导电区域，而可传递多种信号。因此，可增加电路布局的弹性(增加线路密度)，而达到细间距(Fine Pitch)的需求。
[0005]本发明的另一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括内埋图形衬底及芯片。所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述衬底本体具有第一表面、第二表面及至少一个通孔。所述第一线路层内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面。所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙。所述导电通道位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫。所述第二线路层位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称。所述芯片面对所述衬底本体的第一表面，且电性连接到所述第一线路层。
[0006]本发明的另一方面涉及一种内埋图形衬底的制造方法。在一实施例中，所述制造方法包括以下步骤:(a)在载体上形成第一线路层，所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙；(b)在所述载体上形成衬底本体，以覆盖所述第一线路层；(c)形成通孔以贯穿所述衬底本体，且显露所述个别接垫 '及(d)形成第一金属，以在所述通孔中形成多个导电通道，每一导电通道连接每一个别接垫。
【附图说明】
[0007]图1显示本发明半导体封装结构的一实施例的剖视示意图。
[0008]图2显示图1中沿着2-2的剖视图。
[0009]图3显示图1中沿着3-3的剖视图。
[0010]图4到图13A显示本发明内埋图形衬底的制造方法的一实施例的示意图。
[0011]图14显示本发明半导体封装结构的制造方法的一实施例的示意图。
【具体实施方式】
[0012]参考图1，显示本发明半导体封装结构的一实施例的剖视示意图。所述半导体封装结构1包括内埋图形衬底2及芯片3。所述内埋图形衬底2包括衬底本体20、第一线路层22、多个导电通道24、第二线路层26及绝缘材料28。
[0013]所述衬底本体20具有第一表面201、第二表面202及至少一个通孔203。所述衬底本体20为绝缘材料或电介质材料，例如:聚丙烯(PolyproPylene, PP)。所述第一线路层22内埋于所述衬底本体20的第一表面201,且显露于所述衬底本体20的第一表面201。所述第一线路层22的显露表面大致上与所述衬底本体20的第一表面201共平面，或者所述第一线路层22从所述衬底本体20的第一表面201凹陷(即，所述第一线路层22的显露表面与所述衬底本体20的第一表面201不共平面)。
[0014]在本实施例中，所述第一线路层22为图案化导电线路层，其包括多个个别接垫221、多个导电迹线(Conductive Trace) 222及多个导电迹线接垫(Conductive TracePad) 223ο所述第一线路层22的材质为电锻铜(Electroplated Copper),其利用电锻工艺所形成。
[0015]所述导电通道24位于同一通孔203中。所述导电通道24彼此互不连接，且每一导电通道24连接每一个别接垫221。在本实施例中，每一所述导电通道24包括第一金属241及第二金属层30，所述第二金属层30位于所述第一金属241及所述通孔203的侧壁之间。即，在工艺上，所述第二金属层30先形成所述通孔203的侧壁，之后，所述第一金属241再形成于所述第二金属层30上。所述第一金属241的材质为电镀铜，其利用电镀工艺所形成；所述第二金属层30为化学铜，其利用化学镀方法所形成。可以理解的是，如果省略所述第二金属层30，那么所述第一金属241即为所述导电通道24。
[0016]所述第二线路层26位于所述衬底本体20的第二表面202上，所述导电通道24连接到所述第二线路层26。在本实施例中，所述第二线路层26并未内埋于或内埋于所述衬底本体20的第二表面202。在本实施例中，所述第二线路层26为图案化导电线路层，其包括第一金属261及第二金属层30,所述第二金属层30位于所述第一金属261及所述衬底本体20的第二表面202之间。S卩，在工艺上，所述第二金属层30先形成于所述衬底本体20的第二表面202,之后,所述第一金属261再形成于所述第二金属层30上。所述第一金属261的材质为电镀铜，其利用电镀工艺所形成；所述第二金属层30为化学铜，其利用化学镀方法所形成。可以理解的是，如果省略所述第二金属层30，那么所述第一金属261即为所述第二线路层26。在本实施例中，第一金属261及所述第一金属241为同一层金属，即，所述导电通道24与所述第二线路层26 —体成形。
[0017]每一导电通道24、每一个别接垫221及所述第二线路层26形成导电组件27。所述导电组件27具有第一部分271 (包含个别接垫221及导电通道24的上半部)及第二部分272 (包含导电通道24的下半部及所述第二线路层26)，其中所述导电组件27的所述第一部分271与所述第二部分272不对称。在本实施例中，所述衬底本体20具有假想中心线204，位于所述第一表面201及所述第二表面202的中间，所述导电组件27是根据所述假想中心线204而区分成所述第一部分271及所述第二部分272。所述导电组件27的所述第一部分271的形状或厚度与所述第二部分272的形状或厚度不同而形成不对称。举例来说，所述通孔203为锥状，因此，所述导电通道24的上半部及所述导电通道24的下半部即不对称。此外，所述导电通道24的上半部与所述个别接垫221间具有阶梯形状，而所述导电通道24的下半部与所述第二线路层26间则无此阶梯形状。并且，所述个别接垫221的厚度与所述第二线路层26的厚度可能不同而形成不对称。
[0018]所述绝缘材料28位于所述导电通道24间的间隙，以电隔绝所述导电通道24。所述绝缘材料28更位于所述个别接垫221间的间隙，以电隔绝所述个别接垫221。在本实施例中，所述绝缘材料28为防焊材料(Solder Mask)，其与所述衬底本体20的材质不同。然而，可以理解的是，所述绝缘材料28的材质也可与所述衬底本体20的材质相同。所述绝缘材料28更位于所述衬底本体20的第一表面201及第二表面202,且于所需位置具有开口，以显露用以电性连接到外部的区域。在本实施例中，所述绝缘材料28于所述衬底本体20的第二表面202具有开口 281以显露部分所述第二线路层26 (即