一种图形化绝缘体上硅衬底材料及其制备方法
【技术领域】
[0001]本发明涉及一种半导体器件衬底及其制备方法，特别是涉及一种图形化绝缘体上娃衬底材料及其制备方法。
【背景技术】
[0002]S0I(Silicon-0n-1nsulator，绝缘衬底上的娃)技术是在顶层娃和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点:可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此，SOI逐渐成为了深亚微米的低压、低功耗集成电路的主流技术。
[0003]开始采用SOI材料做基板时，芯片制造商在生产过程中仍然能够继续使用传统的制造工艺和设备。事实证明，SOI完全能够满足主流MOSFET(金属氧化物半导体场效应晶体管)的性能需求。对CMOS(互补金属氧化物半导体)器件的性能改善、漏电流减小以及功耗减少等都会产生极大的促进作用，特别适合于低电压器件结构等。
[0004]除了CMOS器件，SOI还可用来制造技术领先的微电子机械系统(MEMS)，MEMS可用于传感器以及微光电技术电路等。此外，也可以利用SOI增强BiCMOS、功率器件和高压器件的性能，另外还能够改善在高温环境或者曝光在电离辐射环境下的集成电路的性能。
[0005]SOI晶圆制造的芯片由数百万含晶体管的绝缘区组成，每个绝缘区都与其它绝缘区和其下的体型衬底硅基板互相隔离。这一特点极大地简化了电路的设计:由于晶体管之间是互相隔离的，设计师无需为了实现反偏结点的电气绝缘而设计复杂的电路方案。同时绝缘层也会保护顶层和体硅衬底基板上寄生的活动硅层。SOI的这两个优点，使得设计师们能够研发出更加紧凑的超大规模集成电路(VLSI)芯片。
[0006]同时，集成电路制造商利用SOI还能够生产出在待机和操作模式下功耗更低的CMOS电路。由于此结构中绝缘层把活动硅膜层与体型衬底硅基板分隔开来，因此大面积的p-n结将被介电隔离(dielectric isolat1n)取代。源极和漏极(drain reg1ns)向下延伸至氧化埋层(buried oxide BOX)，有效减少了漏电流和结电容。其结果必然是大幅度提高了芯片的运行速度，拓宽了器件工作的温度范围。SOI器件还具有极小的结面积，因此具有良好的抗软失效、瞬时辐照和单粒子(α粒子)翻转能力。
[0007]相对于体硅材料器件来说，SOI的寄生电容、源漏耦合、抗辐照等相关性能都有显著的提高，然而由于一般的SOI器件的有源区顶层硅与绝缘层接触，对器件造成了以下影响:
[0008]第一，源漏与衬底之间存在一定的寄生电容，影响器件速度；
[0009]第二，源漏之间通过底层BOX耦合，在较小尺寸的器件中易产生短沟道效应；
[0010]第三，沟道下方绝缘层中的缺陷会对沟道载流子造成散射，影响载流子的迀移率；
[0011]第四，高能粒子入射后，将在BOX绝缘层中激发电子-空穴对，影响器件的抗辐照性會K。
[0012]基于以上所述，提供一种能够有效提高SOI器件可靠性的SOI衬底材料实属必要。
【发明内容】
[0013]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种图形化绝缘体上硅衬底材料及其制备方法，用于进一步提高传统SOI衬底制作器件的可靠性。
[0014]为实现上述目的及其他相关目的，本发明提供一种图形化绝缘体上硅衬底材料的制备方法，所述制备方法包括步骤:步骤I)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层;步骤2)，对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面;步骤3 )，于所述第一绝缘层表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口，基于所述刻蚀窗口刻蚀所述第一绝缘层，形成直至所述第一硅衬底的凹槽；步骤
4)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层，并键合所述第二绝缘层及所述第一绝缘层；以及步骤5)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层相接的部分作为图形化绝缘体上硅衬底材料的硅顶层;步骤6)，进行高温退火，以加强所述第二绝缘层及所述第一绝缘层的键合强度。
[0015]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤I)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层;步骤4)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层。
[0016]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，所述第一绝缘层的厚度为不小于5nm。
[0017]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤2)中，所述剥离离子为H离子或He离子。
[0018]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤2)中，所述剥离离子于所述第一硅衬底的注入深度为20?2000nm。
[0019]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤4)还包括对所述第二硅衬底进行清洗的步骤。
[0020]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤5)中，退火工艺的气氛为N2气氛。
[0021]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤5)中，退火工艺的温度范围为400?500°C，以使所述第一硅衬底从剥离界面处剥离。
[0022]作为本发明的图形化绝缘体上硅衬底材料的制备方法的一种优选方案，步骤5)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
[0023]本发明还提供一种图形化绝缘体上硅衬底材料，包括:底层硅；绝缘层，结合于所述底层硅表面，且于对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层;顶层硅，结合于所述绝缘层表面。
[0024]作为本发明的图形化绝缘体上硅衬底材料的一种优选方案，所述绝缘层为二氧化娃层。
[0025]作为本发明的图形化绝缘体上硅衬底材料的一种优选方案，所述绝缘层的厚度为不小于1nm0
[0026]作为本发明的图形化绝缘体上硅衬底材料的一种优选方案，所述顶层硅的厚度范围为20?2000nm。
[0027]如上所述，本发明的图形化绝缘体上硅衬底材料及其制备方法，具有以下有益效果:本发明通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽与底层硅之间保留有部分的绝缘层，使得后续制备的晶体管沟道下方具有挖空区域，本发明结构及方法简单，可有效提高器件的可靠性，在半导体制造领域具有广泛的应用前景。
【附图说明】
[0028]图1?图7分别显示为本发明的图形化绝缘体上硅衬底材料的制备方法各步骤所呈现的结构示意图。
[0029]图8显示为本发明图形化绝缘体上硅衬底材料的结构示意图。
[0030]元件标号说明
[0031]101第一硅衬底
[0032]102第一绝缘层
[0033]103凹槽
[0034]104第二硅衬底
[0035]105第二绝缘层
[0036]201底层硅
[0037]202绝缘层
[0038]203凹槽
[0039]204顶层硅
【具体实施方式】
[0040]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0041]请参阅图1?图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0042]如图1?图7所示，本实施例提供一种图形化绝缘体上硅衬底材料的制备方法，所述制备方法包括步骤:
[0043]如图1?图2所示，首先进行步骤I)，提供第一硅衬底101，于所述第一硅衬底101表面形成第一绝缘层102。
[0044]作为