具有包含双向保护二极管的测试结构的集成电路的制作方法
【技术领域】
[0001]本发明大致上涉及集成电路。特别是，本发明涉及具有含双向保护二极管的测试结构的集成电路。
【背景技术】
[0002]现今大多数集成电路都是通过使用称为金属氧化物半导体场效晶体管(MOSFET)或简称MOS晶体管的多个互连场效晶体管(FET)来实施。MOS晶体管包括作为控制电极的栅极电极、以及电流可流动于其间的隔开的源极与漏极。施加至栅极电极的控制电压控制流经介于源极与漏极区间的通道的电流。
[0003]在集成电路制造设施中，通常同时制造多种不同产品类型，例如不同设计与储存容量的记忆体芯片、不同设计与操作速率之类的CPU，其中不同产品类型的数目在用于制造ASIC(特定应用IC)的生产线中甚至可达到一百及更多个。由于不同产品类型的各个皆可能需要特定的制造方法流程，所以可能需要用于微影的不同掩膜组、各种制造方法工具(诸如沉积工具、蚀刻工具、布植工具、化学机械研磨(CMP)工具、度量衡工具之类)中的特定设定。所以，在制造环境中可能同时遭遇多种不同的工具参数设定及产品类型，从而也产生巨量的测量数据，原因在于测量数据典型为根据产品类型、制造方法流程特定细节及类似者而加以分类者。
[0004]用于控制诸如微影制造方法之类的生产制造方法的测量数据可通过专用结构获得，如果这些结构的对应区域消耗可与所考虑的电路布局的总体设计准则相容，便可置于半导体晶圆的晶粒区内。在其它例子中，测试结构通常可设置在实际晶粒区外侧的区域中，该区域也可称为晶圆的框体，该框体可在隔开个别晶粒区时用于切割晶圆。如本发明中所使用者，集成电路的用语“主动部分”是指晶粒中包括在集成电路的标准操作期间所用到的功能电路的那些部分，而“测试部分”是指包括前述测试结构并可包括例如框体的那些部分。在用于完成诸如CPU之类的半导体装置的复杂制造序列期间，由于大量的复杂制造程序，其相互相依性可能难以评定。因此可例如通过检验工具及类似者来产生巨量的测量数据，其通常可建立用于特定制造方法或序列的工厂目标，一般假设所述工厂目标可提供制造方法窗(process window)，用以获得所完成的装置的最终电性行为的所欲程度。也就是说，复杂的个别制造方法或有关序列可基于各别线内测量数据而被监测并控制，使得可在指定的制造方法裕度内维持对应的制造方法结果，该制造方法结果又可基于所考虑的产品的最终电性效能来测定。
[0005]所以，鉴于增强的总体制造方法控制以及基于最终电性效能而适当标定的各种制造方法，可基于专用测试结构产生电性测量数据，可在非常后期的制造阶段时结合金属化系统中形成的适当探针垫而于框体区中设置该专用测试结构。这些电性测试结构可包含诸如晶体管、导线、电容器之类适当的电路元件，该电性测试结构可适当地连接至探针垫，以便能以专用的测量策略评定测试结构中的各种电路元件的电性效能，该电性效能又可与实际晶粒区中的电路元件的效能有关。这些电性测量数据可包括导电结构的电阻值、晶体管的临限电压、晶体管的驱动电流能力、漏电流等等，其中这些电性特性可因涉及大量制造程序而受到影响。
[0006]为了确保专用测试结构准确地反映集成电路在主动部分中的装置的效能，用于制造主动部分中的装置及专用测试结构的设计规则通常都相同。一种此类所属领域众所周知的设计规则为用于防止“天线效应”的“天线规则”。举例而言，在新近的半导体制造方法配线步骤中，已使用各种等离子技术。代表性等离子技术包括配线层图案化时的干蚀刻、多层配线步骤中配线层绝缘薄膜的等离子TEOS薄膜沉积等等，举例而言，其将在下文中称为等离子步骤。在执行等离子蚀刻时，若扩散层未连接至金属配线，则金属配线中会累积等离子电荷，并且电流流入金属配线所连接的晶体管的栅极氧化物薄膜。由于栅极氧化物薄膜的薄膜品质改变、或热载子寿命衰减，故该电流可能会造成栅极氧化物薄膜损坏、晶体管特性改变。此类现象称为“天线效应”，并且天线效应所造成的损坏在下文中将称为“天线损坏”。
[0007]为了避免天线损坏，可根据各项设计规则采行防范措施，所述设计规则包括加入保护二极管结构。如所属领域已知，二极管仅允许电流流经一个方向。若设置保护二极管，则等离子电荷会经由保护二极管的扩散层脱逸，从而得以消除天线损坏的发生。
[0008]然而，在利用测试结构的特定测试程序期间，电性测试结构需要非标准性电性偏压条件。这在必须对NFET施加负栅极偏压或必须对PFET施加正栅极偏压的情况下特别会发生。再者，空乏装置或零Vt装置正常需要相反的栅极偏压。当需要相反的偏压条件时，在测试结构中包括保护二极管会导致测试问题。也就是说，目前使用的保护二极管不能够在非标准栅极偏压条件下操作。
[0009]因此，希望提供具有测试结构的改良型集成电路，其可在广泛的测试条件范围下操作，包括同时施加正及负偏压。另外，希望提供包括附有保护二极管的测试结构的集成电路，其在正及负偏压条件下都能够操作。再者，搭配附图及前述技术领域与【背景技术】，经由下文的实施方式及所附权利要求书，本发明的其它理想特征及特性将变得显而易见。
【发明内容】
[0010]揭示包括双向保护二极管结构的集成电路。在一项例示性具体实施例中，集成电路包括用于在制造集成电路期间或之后测试集成电路功能的测试电路部分。测试电路部分包括第一、第二、和第三二极管结构以及电阻器结构。第一及第三二极管结构互相并联并与电阻器串联，并且电阻器及第一和第三二极管结构与第二二极管结构串联。第一及第三二极管结构组构成供电流依第一方向流动，并且第二二极管结构组构成供电流依与第一方向相反的第二方向流动。
[0011]在另一例示性具体实施例中，集成电路包括主动电路部分以及测试电路部分，该主动电路部分含多个主动半导体装置，该测试电路部分与该主动电路部分隔开且含测试电路结构，该测试电路结构包括晶体管及双向保护二极管结构。双向保护二极管结构包括半导体衬底、以及位于该半导体衬底内具有第一导电类型的第一阱区、及相邻于该第一阱区并具有第二导电类型的第二阱区。双向保护二极管结构更包括第一隆起结构、第二隆起结构、以及第三隆起结构，该第一隆起结构布置于该第一阱区上方并相邻于该第一阱区且包括第一 P-n接面二极管，该第二隆起结构布置于该第二阱区上方并相邻于该第二阱区且具有该第二导电类型，该第三隆起结构布置于该第二阱区上方并相邻于该第二阱区且包括第二 p-n接面二极管。又再者，双向保护二极管结构包括第一导电连接线以及第二导电连接线，该第一导电连接线电性连接该第一隆起结构至该第二隆起结构，该第二导电连接线电性连接该第三隆起结构至该晶体管的栅极。
[0012]在又另一例示性具体实施例中，集成电路包括主动电路部分以及测试电路部分，该主动电路部分含多个主动半导体装置，该测试电路部分与该主动电路部分隔开并置于该集成电路的框体部分内，该测试电路部分包括测试电路结构，该测试电路结构包括P型或η型晶体管及双向保护二极管结构。双向保护二极管结构包括含P型半导体材料的半导体衬底，其中晶体管为η型晶体管或η型半导体材料，其中晶体管为P型晶体管，并且半导体衬底内包括P型阱区及相邻于P型阱区的η型阱区。双向保护二极管结构更包括布置于P型阱区上方并相邻于P型阱区且包括第一 p-n接面二极管的第一隆起结构(其中第一 p-n接面二极管的P型部分相邻于P型阱，并且第一 p-n接面二极管的η型部分通过P型部分与P型阱实体隔开)、布置于η型阱上方并相邻于η型阱的第二隆起结构(第二隆起结构为完全η型并包括第一与第二部分，其中第二隆起结构的第一部分相邻于η型阱并