Cmos图像传感器结构的制作方法
【专利摘要】本发明提供了一种半导体器件，包括衬底、逻辑栅极结构、光敏栅极结构、硬掩模层、第一间隔件、第一源极、第一漏极、第二间隔件、第二源极和第二漏极。逻辑栅极结构和光敏栅极结构设置在衬底的表面上。硬掩模层覆盖逻辑栅极结构、光敏栅极结构和衬底的表面。第一间隔件位于与逻辑栅极结构的侧壁共形的硬掩模层上面。第一源极和第一漏极分别设置在位于逻辑栅极结构的相对两侧处的衬底中。第二间隔件位于与光敏栅极结构的侧壁共形的硬掩模层上面。第二源极和第二漏极分别设置在位于光敏栅极结构的相对两侧处的衬底中。本发明还涉及CMOS图像传感器结构。
【专利说明】
CMOS图像传感器结构
技术领域
[0001]本发明涉及CMOS图像传感器结构。
【背景技术】
[0002]半导体图像传感器用于感测光。通常地，半导体图像传感器包括互补金属氧化物半导体(CMOS)图像传感器(CIS)和电荷耦合器件(CCD)传感器，它们广泛用于各种应用中，诸如数字静物摄影机(DSC)、手机摄像头、数字视频(DV)和数字视频录像机(DVR)应用。这些半导体图像传感器利用图像传感器元件的阵列以吸收光并且将感测的光转换成数字数据或电信号，每个图像传感器元件均包括光电二极管和其他元件。
[0003]随着CMOS图像传感器技术快速发展，期望用于制造具有较高图像质量的CMOS图像传感器的经济的工艺。
【发明内容】
[0004]为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种半导体器件，包括:衬底；逻辑栅极结构，位于所述衬底的表面上；光敏栅极结构，位于所述衬底的表面上；硬掩模层，覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面；第一间隔件，覆盖与所述逻辑栅极结构的侧壁共形的所述硬掩模层；第一源极和第一漏极，分别设置在位于所述逻辑栅极结构的相对两侧处的所述衬底中；第二间隔件，覆盖与所述光敏栅极结构的侧壁共形的所述硬掩模层；以及第二源极和第二漏极，分别设置在位于所述光敏栅极结构的相对两侧处的所述衬底中。
[0005]根据本发明的另一些实施例，提供了一种用于制造半导体器件的方法，所述方法包括:提供衬底；在所述衬底的表面上形成逻辑栅极结构和光敏栅极结构；形成硬掩模层以覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面；形成间隔件材料层以覆盖所述硬掩模层；去除部分所述间隔件材料层以暴露部分所述硬掩模层，其中，保留所述间隔件材料层的其他部分以用于形成第一间隔件和第二间隔件，所述第一间隔件覆盖与所述逻辑栅极结构的侧壁共形的所述硬掩模层，所述第二间隔件覆盖与所述光敏栅极结构的侧壁共形的所述硬掩模层上面；以及在位于所述逻辑栅极结构的相对两侧处的所述衬底中分别形成第一源极和第一漏极，并且在位于所述光敏栅极结构的相对两侧处的所述衬底中分别形成第二源极和第二漏极。
[0006]根据本发明的又一些实施例，提供了一种用于制造半导体器件的方法，所述方法包括:提供衬底；在所述衬底的表面上形成逻辑栅极结构和光敏栅极结构；形成多层结构以覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面，其中，所述多层结构包括依次堆叠在所述衬底的所述表面上的底层、中间层和顶层；去除部分所述顶层和部分所述中间层以暴露部分所述底层并且以形成第一间隔件和第二间隔件，所述第一间隔件覆盖与所述逻辑栅极结构的侧壁共形的所述底层，所述第二间隔件覆盖与所述光敏栅极结构的侧壁共形的所述底层；以及在位于所述逻辑栅极结构的相对两侧处的所述衬底中分别形成第一源极和第一漏极，并且在位于所述光敏栅极结构的相对两侧处的所述衬底中分别形成第二源极和第二漏极。
【附图说明】
[0007]当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1是根据各个实施例的半导体器件的示意性截面图。
[0009]图2A至图2E是根据各个实施例的示出了用于制造半导体器件的方法的中间阶段的示意性截面图。
[0010]图3是根据各个实施例的用于制造半导体器件的方法的流程图。
[0011]图4是根据各个实施例的用于制造半导体器件的方法的流程图。
【具体实施方式】
[0012]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
[0013]本文中使用的术语仅用于描述具体实施例，其不用于限制附加的权利要求。例如，除非另有限制，单数形式的术语“一”、或“这一”也可以表示复数形式。诸如“第一”和“第二”的术语用于描述各种器件、区域和层等，但是这样的术语仅用于区分一个器件与另一器件、一个区域与另一区域以及一个层与另一层。因此，在不背离要求保护的主题的精神的情况下，第一区域可以称为第二区域，并且其余由此类推。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。如本文中使用的，术语“和/或”包括一个或多个相关的列举项目的任何和所有组合。
[0014]在用于制造CMOS图像传感器的典型工艺中，首先形成包括上层和底部硬掩模层的间隔件材料层以覆盖衬底、位于衬底上的逻辑区中的逻辑栅极结构和位于衬底上的光敏区中的光敏栅极结构，并且然后对间隔件材料层实施间隔件蚀刻操作以形成分别与逻辑栅极结构和光敏栅极结构的侧壁共形的间隔件。在间隔件蚀刻操作之后，实施额外的光刻操作和额外的蚀刻操作以去除逻辑区中的底部硬掩模层的部分，并且保留光敏区中的硬掩模层的其他部分，从而用于防止光敏区中的衬底的表面在随后的源极/漏极注入操作期间受到损坏。然而，由于额外的光刻操作和额外的蚀刻操作，因此用于制造CMOS图像传感器的工艺变得复杂、耗时和昂贵。
[0015]本发明的实施例涉及提供半导体器件和用于制造半导体器件的方法，其中，通过控制用于形成半导体器件的逻辑器件和光敏器件的源极和漏极的操作的参数，可以保持半导体器件的像素性能，同时在操作期间保持逻辑区中的硬掩模层的部分。因此，不需要用于去除逻辑区中的硬掩模层的部分的额外的光刻操作和额外的蚀刻操作，从而简化了用于制造半导体器件的工艺，减少了工艺时间并且降低了工艺成本。
[0016]图1是根据各个实施例的半导体器件的示意性截面图。在一些实施例中，半导体器件100是CMOS图像传感器器件，其可以用于感测入射光101。半导体器件100具有前侧102和背侧103。如图1所示，在一些示例性实例中，半导体器件100是背侧照明(BSI)CMOS图像传感器器件，其用于感测从其背侧103投射的入射光101。半导体器件100可以包括至少一个逻辑器件104和至少一个光敏器件106。在一些实例中，半导体器件100包括衬底108、逻辑器件104的逻辑栅极结构112、光敏器件106的光敏栅极结构114、硬掩模层116、第一间隔件118、逻辑器件104的第一源极120和第一漏极122、第二间隔件124以及光敏器件106的第二源极126和第二漏极128。
[0017]衬底108可以是半导体衬底。在一些实例中，衬底108包括单晶半导体材料或化合物半导体材料。例如，硅或锗可以用作衬底108的材料。在一些实例中，隔离结构130形成在衬底108中并且从衬底108的表面110延伸，其中，隔离结构130设置在逻辑器件104和光敏器件106之间以用于电隔离逻辑器件104和光敏器件106。隔离结构130可以是浅沟槽隔离(STI)结构。例如，隔离结构130可以由二氧化硅形成。
[0018]逻辑栅极结构112设置在衬底108的表面110上。如图1所示，逻辑栅极结构112包括栅电极132和栅极介电层134，其中，栅极介电层134设置在衬底108的表面110上，并且栅电极132堆叠在栅极介电层134上。在一些实例中，栅极介电层134由二氧化硅形成，并且栅电极132由多晶硅或金属形成。
[0019]如图1所示，光敏栅极结构114设置在衬底108的表面110上。光敏栅极结构114包括栅电极136和栅极介电层138，其中，栅极介电层138设置在衬底108的表面110上，并且栅电极136堆叠在栅极介电层138上。在一些实例中，栅极介电层138由二氧化硅形成，并且栅电极136由多晶硅或金属形成。
[0020]硬掩模层116覆盖逻辑栅极结构112、光敏栅极结构114和衬底108的表面110。硬掩模层116由诸如二氧化硅的介电材料形成。在一些示例性实例中，硬掩模层116的厚度为约190埃。第一间隔件118位于硬掩模层116上面并且与逻辑栅极结构112的侧壁140共形。如图1所示，在一些实例中，第一间隔件118包括堆叠结构，其中，堆叠结构包括第一层142和第二层144，第一层142堆叠在第二层144上。例如，第二层144是位于硬掩模层116上的氮化硅层，并且第一层142是堆叠在第二层144上的二氧化硅层，而硬掩模层116是二氧化硅层，即，第一层142、第二层144和硬掩模层116形成0N0(氧化物-氮化物-氧化物)结构。在特定实例中，第一间隔件118是单层结构，并且第一间隔件118可以由氮化硅形成，而硬掩模层116由二氧化硅形成。
[0021]第二间隔件124位于硬掩模层116上面并且与光敏栅极结构114的侧壁146共形。如图1所示，在一些实例中，第二间隔件124包括与第一堆叠件112相同的堆叠结构，其中，堆叠结构包括第一层142和第二层144，并且第一层142堆叠在第二层144上。类似地，在第二间隔件124中，第二层144是位于硬掩模层116上的氮化硅层，并且第一层142是堆叠在第二层144上的二氧化硅层，而硬掩模层116是二氧化硅层。在特定实例中，第二间隔件124是单层结构，并且第二间隔件124可以由氮化硅形成，而硬掩模层116由二氧化硅形成。
[0022]再次参照图1，第一源极120和第一漏极122形成在衬底108中，并且分别设置在逻辑栅极结构112的两侧处。第一源极120和第一漏极122分别位于第一间隔件118的两个外侧处。第一源极120和第一漏极122是衬底108的掺杂区，并且硬掩模层116覆盖第一源极120和第一漏极122。第二源极126和第二漏极128形成在衬底108中，并且分别设置在光敏栅极结构114的两侧处。第二源极126和第二漏极128分别位于第二间隔件124的两个外侧处。第二源极126和第二漏极128是衬底108的掺杂区，并且硬掩模层116覆盖第二源极126和第二漏极128。如图1所示，在逻辑器件104的第一漏极122和光敏器件106的第二源极126之间设置隔离结构130。
[0023]在一些实例中，半导体器件100还包括互连层148，互连层148设置在衬底108的表面110上方并且在穿过硬掩模层116之后电连接至逻辑栅极结构112的栅电极132、光敏栅极结构114的栅电极136、逻辑器件104的第一源极120和第一漏极122以及光敏器件106的第二源极126和第二漏极128。例如，如图1所示，互连层148可以包括多个接触件150、多个连接层152、多个通孔154和多个连接层156。接触件150穿过硬掩模层116并且分别电连接至逻辑器件104的栅电极132、第一源极120和第一漏极122以及光敏器件106的栅电极136、第二源极126和第二漏极128。连接层152设置在接触件150上并且电连接至接触件150。连接层156设置在连接层152上方，并且通孔154设置在连接层152和156之间并且电连接连接层152和156。在一些实例中，接触件150、连接层152、通孔154和连接层156由诸如铜(Cu)的金属形成。
[0024]在一些实例中，半导体器件100还包括依次堆叠在衬底108的表面110上的介电层158、160和162。介电层158位于硬掩模层116、第一间隔件118和第二间隔件124上面并且覆盖硬掩模层116、第一间隔件118和第二间隔件124，并且接触件150形成在介电层158中并且穿过介电层158。介电层160位于介电层158和接触件150上面并且覆盖介电层158和接触件150，并且连接层152形成在介电层160中并且穿过介电层160。介电层162位于介电层160和连接层152上面并且覆盖介电层160和连接层152，其中，通孔154和连接层156形成在介电层162中，并且连接层156和通孔154的组合穿过介电层162。例如，介电层158、160和162可以由二氧化娃形成。
[0025]参照图2A至图2E，图2A至图2E是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意性截面图。如图2A所示，提供衬底200。在一些实例中，衬底200可以是半导体衬底并且可以包括单晶半导体材料或化合物半导体材料。例如，硅或锗可以用作衬底200的材料。在一些实例中，提供衬底200的操作包括提供具有至少一个隔离结构204的衬底200，其中，隔离结构204形成在衬底200中并且从衬底200的表面202延伸。隔离结构204形成在随后形成的逻辑栅极结构206和光敏栅极结构208之间，以用于电隔离逻辑栅极结构206和光敏栅极结构208。隔离结构204可以是浅沟槽隔离结构。在一些示例性实例中，形成隔离结构204的操作包括在衬底200中形成沟槽210，以及用介电材料填充沟槽210，以在沟槽210中形成隔离结构204。例如，隔离结构204可以由二氧化硅形成。
[0026]逻辑栅极结构206和光敏栅极结构208形成在衬底200的表面202上。如图2A所示，在一些实例中，实施形成逻辑栅极结构206的操作以形成包括栅极介电层212和栅电极214的逻辑栅极结构206，其中，栅极介电层212设置在衬底200的表面202上，并且栅电极214堆叠在栅极介电层212上。在一些示例性实例中，栅极介电层212由二氧化硅形成，并且栅电极214由多晶硅或金属形成。再次参照图2A，实施形成光敏栅极结构208的操作以形成包括栅极介电层216和栅电极218的光敏栅极结构208，其中，栅极介电层216设置在衬底200的表面202上，并且栅电极218堆叠在栅极介电层216上。在一些示例性实例中，栅极介电层216由二氧化硅形成，并且栅电极218由多晶硅或金属形成。
[0027]在一些实例中，在衬底200的表面202上同时形成逻辑栅极结构206和光敏栅极结构208。在形成逻辑栅极结构206和光敏栅极结构208的操作中包括形成栅极介电材料层以覆盖衬底200的表面202，形成栅电极材料层以覆盖栅极介电材料层，以及去除部分栅极介电材料层和部分栅电极材料层以分别形成栅极介电层212和216以及栅电极214和218。因此，形成包括栅极介电层212和栅电极214的逻辑栅极结构206以及包括栅极介电层216和栅电极218的光敏栅极结构208。在这样的实例中，栅极介电层212和216由相同的材料形成，并且栅电极214和218由相同的材料形成。例如，可以使用热氧化技术或沉积技术实施形成栅极介电材料层的操作，并且可以使用沉积技术实施形成栅电极材料层的操作。
[0028]如图2B所示，例如，通过使用沉积技术形成多层结构228以覆盖逻辑栅极结构206、光敏栅极结构208和衬底200的表面202。可以使用化学汽相沉积(CVD)技术实施形成多层结构228的操作。在一些实例中，实施形成多层结构228的操作以形成包括硬掩模层220和间隔件材料层226的多层结构228。形成硬掩模层220以覆盖逻辑栅极结构206、光敏栅极结构208和衬底200的表面202，并且形成间隔件材料层226以覆盖硬掩模层220。
[0029]在一些实施例中，形成硬掩模层220的操作包括由诸如二氧化硅的介电材料形成硬掩模层220。例如，硬掩模层220可以形成为具有约190埃的厚度。在一些实例中，实施形成间隔件材料层226的操作以形成包括堆叠结构的间隔件材料层226。例如，如图2B所示，间隔件材料层226的堆叠结构包括两层，该两层分别为中间层222和堆叠在中间层222上的顶层224，从而使得多层结构228包括三层，该三层分别为依次堆叠在衬底200的表面202上的底层(即，硬掩模层220)、中间层222和顶层224。形成间隔件材料层226的操作包括由不同的介电材料形成中间层222和顶层224。在一些示例性实例中，形成间隔件材料层226的操作包括由氮化硅形成中间层222，以及由二氧化硅形成顶层224，而由二氧化硅形成硬掩模层220，即，实施形成多层结构228的操作以形成包括ONO结构的多层结构228。
[0030]在特定实例中，实施形成间隔件材料层226的操作以形成包括单层结构的间隔件材料层226。例如，形成间隔件材料层226的操作包括由氮化硅形成间隔件材料层226，而由二氧化硅形成硬掩模层220。
[0031]同时参照图2B和图2C，通过使用诸如干蚀刻技术的蚀刻技术去除部分间隔件材料层226以暴露硬掩模层220的部分238。实施去除部分间隔件材料层226的操作以保留间隔件材料层226的其他部分，从而用于形成位于与逻辑栅极结构206的侧壁232共形的硬掩模层220上面的第一间隔件230以及位于与光敏栅极结构208的侧壁236共形的硬掩模层220上面的第二间隔件234。因此，第一间隔件230包括与逻辑栅极结构206的侧壁232共形的部分间隔件材料层226的一部分，并且第二间隔件234包括与光敏栅极结构208的侧壁236共形的间隔件材料层226的另一部分。如图2C所示，在一些实例中，实施去除部分间隔件材料层226的操作以去除部分顶层224和部分中间层222，以暴露下面的硬掩模层220。如图2C所示，在这样的实例中，每个第一间隔件230和第二间隔件234均形成为包括中间层222和顶层224。
[0032]如图2D所示，在位于逻辑栅极结构206的相对两侧处的衬底200中分别形成第一源极240和第一漏极242，并且在位于光敏栅极结构208的相对两侧处的衬底200中分别形成第二源极244和第二漏极246，以基本完成半导体器件270。此外，第一源极240和第一漏极242分别形成在第一间隔件230的两个外侧处，并且第二源极244和第二漏极246分别形成在第二间隔件234的两个外侧处。在一些实例中，利用硬掩模层220掩蔽衬底200的表面202，使用注入工艺248实施形成第一源极240、第一漏极242、第二源极244和第二漏极246的操作。第一源极240、第一漏极242、第二源极244和第二漏极246是衬底200中的掺杂区。在形成第一源极240、第一漏极242、第二源极244和第二漏极246之后，基本完成包括逻辑栅极结构206、第一源极240和第一漏极242的逻辑器件250以及包括光敏栅极结构208、第二源极244和第二漏极246的光敏器件252。如图2D所示，在逻辑器件250的第一漏极242和光敏器件252的第二源极244之间设置隔离结构204以用于电隔离逻辑器件250和光敏器件252。
[0033]在一些示例性实例中，用于形成第一源极240、第一漏极242、第二源极244和第二漏极246的注入工艺248包括形成具有N型的第一源极240、第一漏极242、第二源极244和第二漏极246的每个。例如，可以用从20keV至40keV的注入能量实施用于形成第一源极240、第一漏极242、第二源极244和第二漏极246的这种注入工艺248。在各个示例性实例中，用于形成第一源极240、第一漏极242、第二源极244和第二漏极246的注入工艺248包括形成具有P型的第一源极240、第一漏极242、第二源极244和第二漏极246的每个。例如，可以用从7keV至25keV的注入能量实施用于形成第一源极240、第一漏极242、第二源极244和第二漏极246的这种注入工艺248。
[0034]在注入工艺248期间利用硬掩模层220掩蔽衬底200的表面202，这可以防止光敏区(在光敏区上形成光敏器件252)中的衬底200的表面202受到损坏，从而使得衬底200的表面202将不捕获电子，从而防止在光刻期间发生电流泄漏效应以消除白像素效应和黑电流效应。因此，提高了半导体器件270的图像质量。此外，通过控制注入工艺248的参数，不需要去除逻辑区(在逻辑区上形成逻辑器件250)中的部分硬掩模层220，同时保持了半导体器件270的像素性能。因此，不需要用于去除逻辑区中的部分硬掩模层220的额外的光刻操作和额外的蚀刻操作，从而简化了用于制造半导体器件270的工艺，减少了工艺时间并且降低了工艺成本。
[0035]在完成形成第一源极240、第一漏极242、第二源极244和第二漏极246的操作之后，例如，可以使用沉积技术可选择地形成至少一个介电层以覆盖硬掩模层220的部分238、第一间隔件230和第二间隔件234。如图2E所示，在一些实例中，实施形成至少一个介电层的操作以形成包括介电层264、266和268的至少一个介电层，其中，介电层264、266和268依次堆叠在衬底200的表面202上。例如，介电层264、266和268可以由二氧化硅形成。此外，互连层254可以可选择地形成在介电层264、266和268中，并且可以在穿过硬掩模层220之后电连接至逻辑栅极结构206、光敏栅极结构208、第一源极240、第一漏极242、第二源极244和第二漏极246。如图2E所示，在一些实例中，实施形成互连层254的操作以形成包括多个接触件256、多个连接层258、多个通孔260和多个连接层262的互连层254。例如，接触件256、连接层258、通孔260和连接层262由诸如铜的金属形成。
[0036]再次参照图2E，在一些示例性实例中，形成介电层264的操作包括形成位于硬掩模层220、第一间隔件230和第二间隔件234上面并且覆盖硬掩模层220、第一间隔件230和第二间隔件234的介电层264。在形成介电层264之后，实施形成接触件256的操作以在介电层264中形成接触件256，并且接触件256穿过介电层264和硬掩模层220以分别电连接至逻辑器件250的栅电极214、第一源极240和第一漏极242以及光敏器件252的栅电极218、第二源极244和第二漏极246。可以使用镶嵌技术实施形成接触件256的操作。
[0037]在形成接触件256之后，实施形成介电层266的操作以形成位于介电层264和接触件256上面并且覆盖介电层264和接触件256的介电层266。然后，实施形成连接层258的操作以在介电层266中形成连接层258，其中，连接层258形成为穿过介电层266并且相应地电连接至接触件256。可以使用镶嵌技术实施形成连接层258的操作。在完成了形成连接层258的操作之后，实施形成介电层268的操作以形成位于介电层266和连接层258上面并且覆盖介电层266和连接层258的介电层268。在形成介电层268之后，在介电层268中形成彼此对应的通孔260和连接层262，并且连接层262和通孔260的组合穿过介电层268。形成连接层262的操作包括形成位于连接层258上面的连接层262，并且形成通孔260的操作包括形成位于连接层262和258之间并且电连接连接层262和258的通孔260。可以使用双镶嵌技术实施形成连接层262和通孔260的操作。
[0038]参照图3以及图2A至图2E，图3是根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于操作300，其中，提供衬底200。衬底200可以是半导体衬底并且可以包括单晶半导体材料或化合物半导体材料。在一些实例中，提供衬底200的操作包括提供具有至少一个隔离结构204的衬底200，其中，隔离结构204形成在衬底200中并且从衬底200的表面202延伸。隔离结构204形成在随后形成的逻辑栅极结构206和光敏栅极结构208之间，以用于电隔离逻辑栅极结构206和光敏栅极结构208。隔离结构204可以是浅沟槽隔离结构。例如，形成隔离结构204的操作包括在衬底200中形成沟槽210，以及用介电材料填充沟槽210，以在沟槽210中形成隔离结构204。
[0039]再次参照图2A，在操作302中，逻辑栅极结构206和光敏栅极结构208形成在衬底200的表面202上。在一些实例中，实施形成逻辑栅极结构206的操作以形成包括栅极介电层212和堆叠在栅极介电层212上的栅电极214的逻辑栅极结构206。实施形成光敏栅极结构208的操作以形成包括栅极介电层216和堆叠在栅极介电层216上的栅电极218的光敏栅极结构208。在一些实例中，在衬底200的表面202上同时形成逻辑栅极结构206和光敏栅极结构208。在形成逻辑栅极结构206和光敏栅极结构208的操作中包括形成栅极介电材料层以覆盖衬底200的表面202，形成栅电极材料层以覆盖栅极介电材料层，以及去除部分栅极介电材料层和部分栅电极材料层以分别形成栅极介电层212和216以及栅电极214和218，从而形成逻辑栅极结构206和光敏栅极结构208。
[0040]如图2B所示，在操作304中，例如，使用沉积技术形成硬掩模层220以覆盖逻辑栅极结构206、光敏栅极结构208和衬底200的表面202。在一些实例中，形成硬掩模层220的操作包括由诸如二氧化硅的介电材料形成硬掩模层220。例如，硬掩模层220可以形成为具有约190埃的厚度。
[0041]再次参照图2B，在操作306中，例如，使用沉积技术形成间隔件材料层226以覆盖硬掩模层220。在一些实例中，实施形成间隔件材料层226的操作以形成包括堆叠结构的间隔件材料层226。例如，间隔件材料层226的堆叠结构包括中间层222和堆叠在中间层222上的顶层224。形成间隔件材料层226的操作包括由不同的介电材料形成中间层222和顶层224。在一些示例性实例中，形成间隔件材料层226的操作包括由氮化硅形成中间层222以及由二氧化硅形成顶层224，而硬掩模层220由二氧化硅形成。在特定实例中，实施形成间隔件材料层226的操作以形成包括单层结构的间隔件材料层226。
[0042]如图2B和图2C所示，在操作308中，去除部分间隔件材料层226以暴露硬掩模层220的部分238，并且以形成位于与逻辑栅极结构206的侧壁232共形的硬掩模层220上面的第一间隔件230以及位于与光敏栅极结构208的侧壁236共形的硬掩模层220上面的第二间隔件234。可以使用诸如干蚀刻技术的蚀刻技术实施去除部分间隔件材料层226的操作。每个第一间隔件230和第二间隔件234均包括部分间隔件材料层226。
[0043]如图2D所示，在操作310中，例如，使用注入工艺248在位于逻辑栅极结构206的相对两侧处的衬底200中分别形成第一源极240和第一漏极242，并且在位于光敏栅极结构208的相对两侧处的衬底200中分别形成第二源极244和第二漏极246，以基本完成半导体器件270的逻辑器件250和光敏器件252。第一源极240和第一漏极242分别形成在第一间隔件230的两个外侧处，并且第二源极244和第二漏极246分别形成在第二间隔件234的两个外侧处。在一些实例中，利用硬掩模层220掩蔽衬底220的表面202来实施注入工艺248。如图2D所示，在逻辑器件250的第一漏极242和光敏器件252的第二源极244之间设置隔离结构204。
[0044]在一些示例性实例中，注入工艺248包括利用从20keV至40keV的注入能量形成具有N型的第一源极240、第一漏极242、第二源极244和第二漏极246的每个。在各个示例性实例中，注入工艺248包括利用从7keV至25keV的注入能量形成具有P型的第一源极240、第一漏极242、第二源极244和第二漏极246的每个。
[0045]可选择地，例如，可以使用沉积技术形成至少一个介电层以覆盖硬掩模层220的部分238、第一间隔件230和第二间隔件234。如图2E所示，在一些实例中，实施形成至少一个介电层的操作以形成包括介电层264、266和268的至少一个介电层，介电层264、266和268依次堆叠在衬底200的表面202上。此外，互连层254可以可选择地形成在介电层264、266和268中，并且可以在穿过硬掩模层220之后电连接至逻辑栅极结构206、光敏栅极结构208、第一源极240、第一漏极242、第二源极244和第二漏极246。如图2E所示，在一些实例中，实施形成互连层254的操作以形成包括多个接触件256、多个连接层258、多个通孔260和多个连接层262的互连层254。
[0046]在一些不例性实例中，介电层264形成为位于硬掩模层220、第一间隔件230和第二间隔件234上面并且覆盖硬掩模层220、第一间隔件230和第二间隔件234。在介电层264中形成接触件256，并且接触件256穿过介电层264和硬掩模层220以分别电连接至逻辑器件250的栅电极214、第一源极240和第一漏极242以及光敏器件252的栅电极218、第二源极244和第二漏极246。可以使用镶嵌技术形成接触件256。接下来，介电层266形成为位于介电层264和接触件256上面并且覆盖介电层264和接触件256。然后，例如，使用镶嵌技术在介电层266中形成连接层258，并且连接层258穿过介电层266以相应地电连接至接触件256。介电层268形成为位于介电层266和连接层258上面并且覆盖介电层266和连接层258。随后，例如，使用双镶嵌技术在介电层268中形成彼此对应的通孔260和连接层262。连接层262和通孔260的组合穿过介电层268，其中，连接层262位于连接层258上面，并且通孔260连接连接层262和258。
[0047]参照图4以及图2A至图2E，图4是根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于操作400，其中，提供衬底200。衬底200可以是半导体衬底并且可以包括单晶半导体材料或化合物半导体材料。在一些实例中，衬底200形成为包括至少一个隔离结构204，其中，隔离结构204形成在衬底200中并且从衬底200的表面202延伸。隔离结构204形成在随后形成的逻辑栅极结构206和光敏栅极结构208之间，以用于电隔离逻辑栅极结构206和光敏栅极结构208。隔离结构204可以是浅沟槽隔离结构。形成隔离结构204的操作包括在衬底200中形成沟槽210，以及用介电材料填充沟槽210，以在沟槽210中形成隔离结构204。
[0048]再次参照图2A，在操作402中，逻辑栅极结构206和光敏栅极结构208形成在衬底200的表面202上，其中，逻辑栅极结构206可以包括栅极介电层212和堆叠在栅极介电层212上的栅电极214，并且光敏栅极结构208可以包括栅极介电层216和堆叠在栅极介电层216上的栅电极218。在形成逻辑栅极结构206和光敏栅极结构208的操作中包括形成栅极介电材料层以覆盖衬底200的表面202，形成栅电极材料层以覆盖栅极介电材料层，以及去除部分栅极介电材料层和部分栅电极材料层以分别形成栅极介电层212和216以及栅电极214和218，从而形成逻辑栅极结构206和光敏栅极结构208。
[0049]如图2B所示，在操作404中，例如，通过使用沉积技术形成多层结构228以覆盖逻辑栅极结构206、光敏栅极结构208和衬底200的表面202。在一些实例中，多层结构228形成为包括硬掩模层220和间隔件材料层226。硬掩模层220形成为覆盖逻辑栅极结构206、光敏栅极结构208和衬底200的表面202，并且间隔件材料层226形成为覆盖硬掩模层220。在一些实例中，形成硬掩模层220的操作包括由诸如二氧化硅的介电材料形成硬掩模层220。例如，硬掩模层220可以形成为具有约190埃的厚度。
[0050]在一些实例中，实施形成间隔件材料层226的操作以形成包括堆叠结构的间隔件材料层226。例如，间隔件材料层226的堆叠结构包括依次堆叠在硬掩模层220上的中间层222和顶层224，从而使得多层结构228包括依次堆叠在衬底200的表面202上的底层(即，硬掩模层220)、中间层222和顶层224。在一些示例性实例中，形成多层结构228的操作包括由二氧化硅形成硬掩模层220，由氮化硅形成中间层222，以及由二氧化硅形成顶层224。
[0051]如图2B和图2C所示，在操作406中，去除部分顶层224和部分中间层222以暴露硬掩模层220的部分238，并且以形成位于与逻辑栅极结构206的侧壁232共形的硬掩模层220上面的第一间隔件230以及位于与光敏栅极结构208的侧壁236共形的硬掩模层220上面的第二间隔件234。可以使用诸如干蚀刻技术的蚀刻技术实施去除部分顶层224和部分中间层222的操作。每个第一间隔件230和第二间隔件234均包括部分顶层224和部分中间层222。
[0052]如图2D所示，在操作408中，例如，使用注入工艺248在位于逻辑栅极结构206的相对两侧处的衬底200中分别形成第一源极240和第一漏极242，并且在位于光敏栅极结构208的相对两侧处的衬底200中分别形成第二源极244和第二漏极246，以基本完成半导体器件270的逻辑器件150和光敏器件252。第一源极240和第一漏极242分别形成在第一间隔件230的两个外侧处，并且第二源极244和第二漏极246分别形成在第二间隔件234的两个外侧处。在一些实例中，利用硬掩模层220掩蔽衬底200的表面202来实施注入工艺248。如图2D所示，在逻辑器件250的第一漏极242和光敏器件252的第二源极244之间设置隔离结构204。
[0053]在一些示例性实例中，注入工艺248包括利用从20keV至40keV的注入能量形成具有N型的第一源极240、第一漏极242、第二源极244和第二漏极246的每个。在各个示例性实例中，注入工艺248包括利用从7keV至25keV的注入能量形成具有P型的第一源极240、第一漏极242、第二源极244和第二漏极246的每个。
[0054]可选择地，例如，可以使用沉积技术形成至少一个介电层以覆盖硬掩模层220的部分238、第一间隔件230和第二间隔件234。如图2E所示，在一些实例中，至少一个介电层包括依次堆叠在衬底200的表面202上的介电层264、266和268。此外，互连层254可以可选择地形成在介电层264、266和268中，并且可以在穿过硬掩模层220之后电连接至逻辑栅极结构206、光敏栅极结构208、第一源极240、第一漏极242、第二源极244和第二漏极246。如图2E所示，在一些实例中，互连层254形成为包括多个接触件256、多个连接层258、多个通孔260和多个连接层262。
[0055]在一些不例性实例中，介电层264形成为位于硬掩模层220、第一间隔件230和第二间隔件234上面并且覆盖硬掩模层220、第一间隔件230和第二间隔件234。在介电层264中形成接触件256，并且接触件256穿过介电层264和硬掩模层220以分别电连接至逻辑器件250的栅电极214、第一源极240和第一漏极242以及光敏器件252的栅电极218、第二源极244和第二漏极246。可以使用镶嵌技术形成接触件256。接下来，介电层266形成为位于介电层264和接触件256上面并且覆盖介电层264和接触件256。然后，例如，使用镶嵌技术在介电层266中形成连接层258，并且连接层258穿过介电层266以相应地电连接至接触件256。介电层268形成为位于介电层266和连接层258上面并且覆盖介电层266和连接层258。随后，例如，使用双镶嵌技术在介电层268中形成彼此对应的通孔260和连接层262。连接层262和通孔260的组合穿过介电层268，其中，连接层262位于连接层258上面，并且通孔260连接连接层262和258。
[0056]根据实施例，本发明公开了一种半导体器件。该半导体器件包括衬底、逻辑栅极结构、光敏栅极结构、硬掩模层、第一间隔件、第一源极、第一漏极、第二间隔件、第二源极和第二漏极。逻辑栅极结构设置在衬底的表面上。光敏栅极结构设置在衬底的表面上。硬掩模层覆盖逻辑栅极结构、光敏栅极结构和衬底的表面。第一间隔件位于与逻辑栅极结构的侧壁共形的硬掩模层上面。第一源极和第一漏极分别设置在位于逻辑栅极结构的相对两侧处的衬底中。第二间隔件位于与光敏栅极结构的侧壁共形的硬掩模层上面。第二源极和第二漏极分别设置在位于光敏栅极结构的相对两侧处的衬底中。
[0057]根据另一实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，提供衬底。在衬底的表面上形成逻辑栅极结构和光敏栅极结构。形成硬掩模层以覆盖逻辑栅极结构、光敏栅极结构和衬底的表面。形成间隔件材料层以覆盖硬掩模层。去除部分间隔件材料层以暴露部分硬掩模层，其中，保留间隔件材料层的其他部分以用于形成第一间隔件和第二间隔件，第一间隔件位于与逻辑栅极结构的侧壁共形的硬掩模层上面，第二间隔件位于与光敏栅极结构的侧壁共形的硬掩模层上面。第一源极和第一漏极分别形成在位于逻辑栅极结构的相对两侧处的衬底中，并且第二源极和第二漏极分别形成在位于光敏栅极结构的相对两侧处的衬底中。
[0058]根据又另一实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，提供衬底。在衬底的表面上形成逻辑栅极结构和光敏栅极结构。形成多层结构以覆盖逻辑栅极结构、光敏栅极结构和衬底的表面，其中，多层结构包括依次堆叠在衬底的表面上的底层、中间层和顶层。去除部分顶层和部分中间层以暴露部分底层并且以形成第一间隔件和第二间隔件，第一间隔件位于与逻辑栅极结构的侧壁共形的底层上面，第二间隔件位于与光敏栅极结构的侧壁共形的底层上面。第一源极和第一漏极分别形成在位于逻辑栅极结构的相对两侧处的衬底中，并且第二源极和第二漏极分别形成在位于光敏栅极结构的相对两侧处的衬底中。
[0059]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
[0060]为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种半导体器件，包括:衬底；逻辑栅极结构，位于所述衬底的表面上；光敏栅极结构，位于所述衬底的表面上；硬掩模层，覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面；第一间隔件，覆盖与所述逻辑栅极结构的侧壁共形的所述硬掩模层；第一源极和第一漏极，分别设置在位于所述逻辑栅极结构的相对两侧处的所述衬底中；第二间隔件，覆盖与所述光敏栅极结构的侧壁共形的所述硬掩模层；以及第二源极和第二漏极，分别设置在位于所述光敏栅极结构的相对两侧处的所述衬底中。
[0061 ] 在上述半导体器件，其中，所述硬掩模层由二氧化硅形成。
[0062]在上述半导体器件，其中，所述第一间隔件和所述第二间隔件的每个均由氮化硅形成。
[0063]在上述半导体器件，其中，所述第一间隔件和所述第二间隔件的每个均包括堆叠结构，所述堆叠结构包括位于所述硬掩模层上的氮化硅层和堆叠在所述氮化硅层上的二氧化娃层。
[0064]在上述半导体器件，其中，所述硬掩模层由二氧化硅形成。
[0065]在上述半导体器件，还包括:互连层，设置在所述衬底的所述表面上方并且在穿过所述硬掩模层之后电连接至所述逻辑栅极结构、所述光敏栅极结构、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极。
[0066]根据本发明的另一些实施例，提供了一种用于制造半导体器件的方法，所述方法包括:提供衬底；在所述衬底的表面上形成逻辑栅极结构和光敏栅极结构；形成硬掩模层以覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面；形成间隔件材料层以覆盖所述硬掩模层；去除部分所述间隔件材料层以暴露部分所述硬掩模层，其中，保留所述间隔件材料层的其他部分以用于形成第一间隔件和第二间隔件，所述第一间隔件覆盖与所述逻辑栅极结构的侧壁共形的所述硬掩模层，所述第二间隔件覆盖与所述光敏栅极结构的侧壁共形的所述硬掩模层上面；以及在位于所述逻辑栅极结构的相对两侧处的所述衬底中分别形成第一源极和第一漏极，并且在位于所述光敏栅极结构的相对两侧处的所述衬底中分别形成第二源极和第二漏极。
[0067]在上述方法中，其中，形成所述硬掩模层的操作包括由二氧化硅形成所述硬掩模层。
[0068]在上述方法中，其中，形成所述间隔件材料层的操作包括由氮化硅形成所述间隔件材料层。
[0069]在上述方法中，其中，形成所述间隔件材料层的操作包括形成包括堆叠结构的所述间隔件材料层，其中，所述堆叠结构包括位于所述硬掩模层上的氮化硅层和堆叠在所述氮化硅层上的二氧化硅层。
[0070]在上述方法中，其中，形成所述间隔件材料层的操作包括形成包括堆叠结构的所述间隔件材料层，其中，所述堆叠结构包括位于所述硬掩模层上的氮化硅层和堆叠在所述氮化硅层上的二氧化硅层；其中，形成所述硬掩模层的操作包括由二氧化硅形成所述硬掩模层。
[0071]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括形成具有N型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个。
[0072]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括形成具有N型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个；其中，使用具有从20keV至40keV的注入能量的注入工艺实施形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作。
[0073]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括形成具有P型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个。
[0074]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括形成具有P型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个；其中，使用具有从7keV至25keV的注入能量的注入工艺实施形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作。
[0075]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括形成具有P型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个；在形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作之后，还包括:形成介电层以覆盖部分所述硬掩模层、所述第一间隔件和所述第二间隔件；以及在所述介电层内形成互连层以通过穿过所述硬掩模层电连接至所述逻辑栅极结构、所述光敏栅极结构、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极。
[0076]根据本发明的又一些实施例，提供了一种用于制造半导体器件的方法，所述方法包括:提供衬底；在所述衬底的表面上形成逻辑栅极结构和光敏栅极结构；形成多层结构以覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面，其中，所述多层结构包括依次堆叠在所述衬底的所述表面上的底层、中间层和顶层；去除部分所述顶层和部分所述中间层以暴露部分所述底层并且以形成第一间隔件和第二间隔件，所述第一间隔件覆盖与所述逻辑栅极结构的侧壁共形的所述底层，所述第二间隔件覆盖与所述光敏栅极结构的侧壁共形的所述底层；以及在位于所述逻辑栅极结构的相对两侧处的所述衬底中分别形成第一源极和第一漏极，并且在位于所述光敏栅极结构的相对两侧处的所述衬底中分别形成第二源极和第二漏极。
[0077]在上述方法中，其中，形成所述多层结构的操作包括由二氧化硅形成所述底层和所述顶层，以及由氮化硅形成所述中间层。
[0078]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括:形成具有N型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个；以及使用具有从20keV至40keV的注入能量的注入工艺。
[0079]在上述方法中，其中，形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的操作包括:形成具有P型的所述第一源极、所述第一漏极、所述第二源极和所述第二漏极的每个；以及使用具有从7keV至25keV的注入能量的注入工艺。
【主权项】
1.一种半导体器件，包括: 衬底； 逻辑栅极结构，位于所述衬底的表面上； 光敏栅极结构，位于所述衬底的表面上； 硬掩模层，覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面； 第一间隔件，覆盖与所述逻辑栅极结构的侧壁共形的所述硬掩模层； 第一源极和第一漏极，分别设置在位于所述逻辑栅极结构的相对两侧处的所述衬底中； 第二间隔件，覆盖与所述光敏栅极结构的侧壁共形的所述硬掩模层；以及 第二源极和第二漏极，分别设置在位于所述光敏栅极结构的相对两侧处的所述衬底中。2.根据权利要求1所述的半导体器件，其中，所述硬掩模层由二氧化硅形成。3.根据权利要求1所述的半导体器件，其中，所述第一间隔件和所述第二间隔件的每个均由氮化硅形成。4.根据权利要求1所述的半导体器件，其中，所述第一间隔件和所述第二间隔件的每个均包括堆叠结构，所述堆叠结构包括位于所述硬掩模层上的氮化硅层和堆叠在所述氮化硅层上的二氧化硅层。5.根据权利要求4所述的半导体器件，其中，所述硬掩模层由二氧化硅形成。6.根据权利要求1所述的半导体器件，还包括: 互连层，设置在所述衬底的所述表面上方并且在穿过所述硬掩模层之后电连接至所述逻辑栅极结构、所述光敏栅极结构、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极。7.一种用于制造半导体器件的方法，所述方法包括: 提供衬底； 在所述衬底的表面上形成逻辑栅极结构和光敏栅极结构； 形成硬掩模层以覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面； 形成间隔件材料层以覆盖所述硬掩模层； 去除部分所述间隔件材料层以暴露部分所述硬掩模层，其中，保留所述间隔件材料层的其他部分以用于形成第一间隔件和第二间隔件，所述第一间隔件覆盖与所述逻辑栅极结构的侧壁共形的所述硬掩模层，所述第二间隔件覆盖与所述光敏栅极结构的侧壁共形的所述硬掩模层上面；以及 在位于所述逻辑栅极结构的相对两侧处的所述衬底中分别形成第一源极和第一漏极，并且在位于所述光敏栅极结构的相对两侧处的所述衬底中分别形成第二源极和第二漏极。8.根据权利要求7所述的方法，其中，形成所述硬掩模层的操作包括由二氧化硅形成所述硬掩模层。9.根据权利要求7所述的方法，其中，形成所述间隔件材料层的操作包括由氮化硅形成所述间隔件材料层。10.一种用于制造半导体器件的方法，所述方法包括: 提供衬底； 在所述衬底的表面上形成逻辑栅极结构和光敏栅极结构； 形成多层结构以覆盖所述逻辑栅极结构、所述光敏栅极结构和所述衬底的所述表面，其中，所述多层结构包括依次堆叠在所述衬底的所述表面上的底层、中间层和顶层； 去除部分所述顶层和部分所述中间层以暴露部分所述底层并且以形成第一间隔件和第二间隔件，所述第一间隔件覆盖与所述逻辑栅极结构的侧壁共形的所述底层，所述第二间隔件覆盖与所述光敏栅极结构的侧壁共形的所述底层；以及 在位于所述逻辑栅极结构的相对两侧处的所述衬底中分别形成第一源极和第一漏极，并且在位于所述光敏栅极结构的相对两侧处的所述衬底中分别形成第二源极和第二漏极。
【文档编号】H01L27/146GK105895644SQ201510673792
【公开日】2016年8月24日
【申请日】2015年10月16日
【发明人】王兆圻, 曾仲铨, 褚立新, 刘家玮
【申请人】台湾积体电路制造股份有限公司