主动元件的制作方法
【专利摘要】本发明公开了一种主动元件，适于设置于基板上，其包括多晶硅半导体层、第一绝缘层、栅极、第二绝缘层、第一接触窗、氧化物半导体层、第一电极及一第二电极。多晶硅半导体层设置于基板上，具有第一掺杂区、通道区及第二掺杂区，通道区设置于第一掺杂区及第二掺杂区之间。第一绝缘层覆盖多晶硅半导体层及基板。栅极对应通道区设置于第一绝缘层上。第二绝缘层覆盖栅极及第一绝缘层，第一绝缘层及第二绝缘层具有一第一接触窗。氧化物半导体层对应栅极设置于第二绝缘层上。第一电极及一第二电极分别相对设置于氧化物半导体层上，氧化物半导体层电性连接第二电极，并经第一接触窗与第二掺杂区电性连接。
【专利说明】
主动元件
技术领域
[0001]本发明是关于一种主动元件，且特别是有关于一种提升开口率及达到窄边框的主动元件。
【背景技术】
[0002]目前显示面板中大多设置单一类型的主动元件，而主动元件例如为多晶硅半导体主动元件、非晶硅半导体主动元件或氧化物半导体主动元件。一般而言，各种主动元件分别具有应用于显示面板中的优势及劣势。然而，因应未来趋势发展，希望透过各种主动元件结合应用在显示面板中。相对地，受限于显示面板高解析度及高开口率的需求，如何将各种主动元件结合设计于显示面板中且不影响面板开口率，则为目前亟需解决的问题。
【发明内容】
[0003]本发明提供一种主动元件，利用垂直堆迭式电路设计，并搭配制程达到节省空间的目的，进而提升开口率及窄边框的效果。
[0004]本发明提供一实施例的主动元件，适于配置于基板上。主动元件包括多晶硅半导体层、第一绝缘层、栅极、第二绝缘层、第一接触窗、氧化物半导体层、第一电极及一第二电极。多晶硅半导体层设置于基板上，且具有第一掺杂区、通道区及第二掺杂区，且通道区设置于第一掺杂区及第二掺杂区之间。第一绝缘层覆盖多晶硅半导体层及基板。栅极对应通道区设置于第一绝缘层上。第二绝缘层覆盖栅极及第一绝缘层，其中第一绝缘层及第二绝缘层具有第一接触窗。氧化物半导体层对应栅极设置于第二绝缘层上。第一电极及一第二电极分别相对设置于氧化物半导体层上，其中氧化物半导体层电性连接第二电极，并经第一接触窗与第二掺杂区电性连接。
[0005]本发明提供另一实施例的主动元件，适于配置于基板上。主动元件包括第一多晶硅半导体层、第二多晶硅半导体层、第一绝缘层、第一栅极、第二栅极、第二绝缘层、第一接触窗、第二接触窗、第一氧化物半导体层、第二氧化物半导体层、第一电极及一第二电极。第一多晶硅半导体层及第二多晶硅半导体层设置于基板上，其中第一多晶硅半导体层具有第一掺杂区、第一通道区及第二掺杂区，第二多晶硅半导体层具有第三掺杂区、第二通道区及第四掺杂区，且第一通道区设置于第一掺杂区及第二掺杂区之间，第二通道区设置于第三掺杂区及第四掺杂区之间。第一绝缘层覆盖第一多晶硅半导体层、第二多晶硅半导体层及基板。第一栅极及第二栅极分别对应第一通道区及第二通道区设置于第一绝缘层上。第二绝缘层覆盖第一栅极、第二栅极及第一绝缘层，其中第二绝缘层具有第一接触窗及第二接触窗，且第一接触窗及第二接触窗分别对应第一栅极及第二栅极设置。第一氧化物半导体层及第二氧化物半导体层分别对应第一栅极及第二栅极设置于第二绝缘层上。第一电极及一第二电极分别相对设置于第氧化物半导体层及第二氧化物半导体层上，第一电极电性连接于第一掺杂区、第三掺杂区、第二栅极、第一氧化物半导体层及第二氧化物半导体层，且第二电极电性连接于第二掺杂区、第四掺杂区、第一栅极、第一氧化物半导体层及第二氧化物半导体层，其中第一电极包含第一电极部、第二电极部、第一连接部及第二连接部，且第二电极部包含第三电极部、第四电极部、第三连接部及第四连接部。
[0006]基于上述，本发明的主动元件于一垂直投影方向上同时设有多晶硅半导体层及氧化物半导体层，且两种半导体层共用栅极进而提升主动元件的空间利用率。因此，当本发明的主动元件设置于显示面板的显示区使得开口率增加，还可进一步地达到窄边框的功效。另外，本发明的主动元件同时兼具多晶硅半导体主动元件及氧化物半导体主动元件的优势，除了具有较高的电子移动率亦可达到较佳的低漏电流及临界电压。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0008]图1A至图1G为本发明一实施例的主动元件的制造流程上视示意图。
[0009]图2为根据图1G的剖面线A-A’的剖面示意图。
[0010]图3A至图3G为本发明一变化实施例的主动元件的制造流程上视示意图。
[0011 ]图4为根据图3G的剖面线B-B’的剖面示意图。
[0012]图5A至图5F为本发明另一实施例的主动元件的制造流程上视示意图。
[0013]图6为根据图5F的剖面线C-C’的剖面示意图。
[0014]图7为根据图5F的剖面线D-D’的剖面示意图。
[0015]图8为根据图5F的电路设计不意图。
[0016]其中，附图标记:
[0017]10、20、30:主动元件
[0018]40、50:周边线路
[0019]30a:第一元件
[0020]30b:第二元件
[0021]100、200、300:基板
[0022]110、210、310:缓冲层
[0023]120、220:多晶硅半导体层
[0024]321:第一多晶硅半导体层
[0025]322:第二多晶硅半导体层
[0026]130、230、330:第一绝缘层
[0027]140、240:栅极
[0028]341:第一栅极
[0029]342:第二栅极
[0030]150、250、350:第二绝缘层
[0031]160、260:氧化物半导体层
[0032]361:第一氧化物半导体层
[0033]362:第二氧化物半导体层
[0034]171、271、371:第一电极
[0035]371a:第一电极部
[0036]371b:第二电极部
[0037]172、272、372:第二电极
[0038]372a:第三电极部
[0039]372b:第四电极部
[0040]El:第一氧化物半导体元件
[0041 ]E3:第二氧化物半导体元件DPl:第一掺杂区
[0042]DP2:第二掺杂区
[0043]DP3:第三掺杂区
[0044]DP4:第四掺杂区
[0045]LDl:第一轻掺杂区
[0046]LD 2:第二轻掺杂区
[0047]LD 3:第三轻掺杂区
[0048]LD 4:第四轻掺杂区
[0049]CH:通道区
[0050]CHl:第一通道区
[0051]CH2:第一通道区
[0052]THl:第一接触窗
[0053]TH2:第二接触窗
[0054]TH3:第三接触窗
[0055]TH4:第四接触窗
[0056]TH5:第五接触窗
[0057]TH6:第六接触窗
[0058]CTl:第一连接部
[0059]CT2:第二连接部
[0060]CT3:第三连接部[0061 ]CT4:第四连接部
[0062]A-A，、B_B，:剖面线
[0063]C-C，、D_D，:剖面线
[0064]E2:第一多晶硅半导体元件
[0065]E4:第二多晶硅半导体元件
【具体实施方式】
[0066]图1A至图1G为本发明一实施例的主动元件的制造流程上视示意图。图2为根据图1G的剖面线A-A’的剖面示意图。以下将依序说明本发明的像素结构的制程流程。
[0067]请同时参阅图1A至图1G与图2，提供基板100(参考图2)。基板100的材质可为玻璃、石英、有机聚合物、或是其它可适用的材料。接着，在基板100上形成缓冲层110(参考图2)，其材质可为氮化硅或其他适合的材料。然后，在缓冲层110上形成多晶硅半导体层120(参考图1A)，其中多晶硅半导体层120包含第一掺杂区DPl、第二掺杂区DP2及通道区CH。在本实施例中，多晶硅半导体层120的制造方法为利用一遮罩(未绘示)遮蔽局部多晶硅半导体层120以形成通道区CH，并针对未被遮罩遮蔽的多晶硅半导体层120的两端进行掺杂以形成第一掺杂区DPl及第二掺杂区DP2。然而，本发明不限于此，其他现有多晶硅半导体层制造方法亦可用来形成本实施例的第一掺杂区DPl、通道区CH及第二掺杂区DP2。在本实施例中，第一掺杂区DPl及第二掺杂区DP2的掺杂类型可为P型掺杂，但本发明不限于此。在本实施例中，通道区CH设置于第一掺杂区DPl及第二掺杂区DP2之间，但本发明不限于此。再参考图1B，于多晶硅半导体层120上方形成第一绝缘层130，第一绝缘层130例如为栅极绝缘层。第一绝缘层130的材质可为无机绝缘材料(例如:氧化娃、氮化娃、氮氧化娃、其它合适的材料或上述至少二种材料的堆迭层)、有机绝缘材料、其它合适的材料或上述的组合。接着如图1C所示，形成一金属层(未绘示)于第一绝缘层130上，并对金属层进行图案化以对应通道区CH形成栅极140，且栅极140于一垂直于基板的投影方向上与通道区CH重迭，按实际需求可以是部分或是全部重迭。栅极140的材质可为金属、合金、其它合适的材料或上述的组合。然后如图1D所示，第二绝缘层150沉积在栅极140及第一绝缘层130上。第二绝缘层150的材质可与第一绝缘层相同或不同。接着如图1E所示，于第二绝缘层150上对应栅极140形成氧化物半导体层160，且氧化物半导体层160于一垂直于基板的投影方向上与栅极140重迭，按实际需求可以是部分或是全部重迭。氧化物半导体层的材质可为氧化铟镓锌(Indium-Gallium-ZincOxide, IGZ0)、氧化锌(ZnO)氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide , ΙΖ0)、氧化镓锌(Gallium-Zinc Oxide ,GZ0)、氧化锌锡(Zinc-Tin Oxide，ΖΤ0)或氧化铟锡(Indium-TinOxide，ΙΤ0)、其它合适的材料或上述的组合。再如图1F所示，于第二绝缘层150及第一绝缘层130中贯穿形成第一接触窗THl以暴露出第二掺杂区DP2。然后如图1G所示，分别于氧化物半导体层160上相对形成第一电极171及第二电极172，其中氧化物半导体层160电性连接第二电极172，并经第一接触窗THl与第二掺杂区DP2电性连接。在本实施例中，第一电极171可为源极电性连接于数据线(未绘示)，而第二电极172可为漏极电性连接于像素电极(未绘示)，但本发明不限于此。在本实施例中，如上述的主动元件10更包含设置于显示面板(未绘不)的显不区中，其中显不面板例如可为液晶显不面板、有机发光显不面板、可烧式显不面板、等离子显示面板或其它适合的显示面板。
[0068]承上述制程完成本发明的一实施例的主动元件10。本发明于一垂直于基板的投影方向上同时设有多晶硅半导体层及氧化物半导体层，且两种半导体层共用栅极进而提升主动元件的空间利用率。因此，本实施例的主动元件10设置于显示面板的显示区使得开口率增加，还可进一步地达到窄边框的功效。另外，本实施例的主动元件10同时兼具多晶硅半导体主动元件及氧化物半导体主动元件的优势，除了具有较高的电子移动率亦可达到较佳的低漏电流及临界电压。
[0069]图3A至图3G与图4为本发明一变化实施例的主动元件。因此，下文主要针对实施例的相异处进行说明，而不再对重复部分进行赘述。请同时参阅图3F及图4，于形成氧化物半导体层260后，将蚀刻停止层280设置于氧化物半导体层260及第二绝缘层250上。蚀刻停止层280的材质可为无机绝缘材料(例如:氧化娃、氮化娃、氮氧化娃、其它合适的材料或上述至少二种材料的堆迭层)、有机绝缘材料、或其它合适的材料或上述的组合。在本实施例中，于蚀刻停止层280、第二绝缘层250及第一绝缘层230中贯穿形成第一接触窗THl以暴露出第二掺杂区DP2，且于蚀刻停止层280中分别对应氧化物半导体层260的两端贯穿形成第二接触窗TH2及第三接触窗TH3以分别暴露出氧化物半导体层260。然后如图3G及图4所示，分别于蚀刻停止层280上分别对应氧化物半导体层260的两端形成第一电极271及第二电极272，其中第一电极271经第二接触窗TH2电性连接于氧化物半导体层260，第二电极272经第三接触窗TH3电性连接于氧化物半导体层260，且第二电极272经第一接触窗THl电性连接于第二掺杂区DP2。在本实施例中，第一电极271可为源极电性连接于数据线(未绘示)，而第二电极272可为漏极电性连接于像素电极(未绘示)，但本发明不限于此。在本实施例中，如上述的主动元件20更包含设置于显示面板(未绘示)的显示区中，其中显示面板例如可为液晶显示面板、有机发光显示面板、可挠式显示面板、等离子显示面板或其它适合的显示面板。
[0070]承上述制程完成本发明的变化实施例的主动元件20。本发明于一垂直于基板的投影方向上同时设有多晶硅半导体层及氧化物半导体层，且两种半导体层共用栅极进而提升主动元件的空间利用率。因此，本实施例的主动元件20设置于显示面板的显示区使得开口率增加，还可进一步地达到窄边框的功效。另外，本实施例的主动元件20同时兼具多晶硅半导体主动元件及氧化物半导体主动元件的优势，除了具有较高的电子移动率亦可达到较佳的低漏电流及临界电压。
[0071]图5A至图5F、图6及图7为本发明另一实施例的主动元件。因此，下文主要针对实施例的相异处进行说明，而不再对重复部分进行赘述。请同时参阅图5A及图6，在缓冲层310上形成第一多晶硅半导体层321及第二多晶硅半导体层322，其中第一多晶硅半导体层321具有第一掺杂区DPl、第一通道区CHl及第二掺杂区DP2，第二多晶硅半导体层322具有第三掺杂区DP3、第二通道区CH2及第四掺杂区DP4，且第一通道区CHl设置于第一掺杂区DPl及第二掺杂区DP2之间，第二通道区CH2设置于第三掺杂区DP3及第四掺杂区DP4之间。在本实施例中，第一掺杂区DPl、第二掺杂区DP2、第三掺杂区DP3及第四掺杂区DP4的掺杂类型可为N型掺杂，但本发明不限于此。接着如图5B所示，于第一多晶硅半导体层321及第二多晶硅半导体层322上形成第一绝缘层330。然后如图5C所不，形成一金属层(未绘不)于第一绝缘层330上，并对金属层进行图案化以分别对应第一通道区CHl及第二通道区CH2形成第一栅极341及第二栅极342，且第一栅极341及第二栅极342于一垂直于基板的投影方向上分别与第一通道区CHl及第二通道区CH2部分重迭。接着，第一通道区CHl及第二通道区CH2分别于一垂直于基板的投影方向上未被第一栅极341及第二栅极342遮蔽的区域设置第一轻掺杂区LDl、第二轻掺杂区LD2、第三轻掺杂区LD3及第四轻掺杂区LD4。详细而言，第一轻掺杂区LDl设置于第一掺杂区DPl与第一通道区CHl之间，且第二轻掺杂区LD2设置于第二掺杂区DP2与第一通道区CHl之间；第三轻掺杂区LD3设置于第三掺杂区DP3与第二通道区CH2之间，且第四轻掺杂区LD4设置于第四掺杂区DP4与第二通道区CH2之间。在本实施例中，第一掺杂区DPl、第二掺杂区DP2、第三掺杂区DP3及第四掺杂区DP4的掺杂类型可与第一轻掺杂区LDl、第二轻掺杂区LD2、第三轻掺杂区LD3及第四轻掺杂区LD4的掺杂类型相同或不同，且轻掺杂区的掺杂浓度小于掺杂区的掺杂浓度。然后如图5D所示，第二绝缘层350形成于第一栅极341、第二栅极342及第一绝缘层330上。接着，于第二绝缘层350中分别形成第一接触窗THl以暴露出第一栅极341，与第二接触窗TH2以暴露出第二栅极342，且分别连通贯穿第一绝缘层330及第二绝缘层350形成第三接触窗TH3、第四接触窗TH4、第五接触窗TH5及第六接触窗TH6以分别暴露出第一掺杂区DP1、第二掺杂区DP2、第三掺杂区DP3及第四掺杂区DP4。然后如图5E所示，第一氧化物半导体层361及第二氧化物半导体层362分别对应第一栅极341及第二栅极342设置于第二绝缘层350上。在本实施例中，第一氧化物半导体层361及第二氧化物半导体层362于一垂直于基板的投影方向上与第一栅极341及第二栅极342重迭，但本发明不限于此。接着如图5F所示，第一电极371及第二电极372分别设置于第一氧化物半导体层361与第二氧化物半导体层362的相对两侧。其中，第一电极371包含第一电极部371a、第二电极部371b、第一连接部CTl及第二连接部CT2，且第二电极372包含第三电极部372a、第四电极部372b、第三连接部CT3及第四连接部CT4。在本实施例中，第一电极部371a及第三电极部372a分别设置于第一氧化物半导体层361的相对两侧且部分重迭，且第二电极部371b及第四电极部372b分别设置于第二氧化物半导体层362的相对两侧且部分重迭。然后，第一电极部371a及第二电极部371b透过第一连接部CTl互相电性连接，且第三电极部372a及第四电极部372b透过第三连接部CT3互相电性连接。其中，第一电极部371a及第二电极部371b分别透过第三接触窗TH3及第五接触窗TH5与第一掺杂区DPI及第三掺杂区DP3电性连接，且第三电极部372a及第四电极部372b分别透过第四接触窗TH4及第六接触窗TH6与第二掺杂区DP2及第四掺杂区DP4电性连接。最后，第二电极部371b透过第二连接部CT2与第二栅极342电性连接，且第三电极部372a透过第四连接部CT4与第一栅极341电性连接。其中，第二连接部CT2透过第二接触窗TH2与第二栅极342电性连接，且第四连接部CT4透过第一接触窗THl与第一栅极341电性连接。最后，再参阅图5F，主动元件30包含第一元件30a及第二元件30b，其中第一元件30a包含第一电极部371a、第三电极部372a、第一氧化物半导体层361、第一栅极341、第一多晶硅半导体层321，且第二元件30b包含第二电极部372a、第四电极部372b、第二氧化物半导体层362、第二栅极342、第二多晶硅半导体层322。在本实施例中，如上述的主动元件30更包含设置于显示面板(未绘示)的周边线路区中，其中显示面板例如可为液晶显示面板、有机发光显示面板、可挠式显示面板、等离子显示面板或其它适合的显示面板。
[0072]请参阅图8为根据图5F的电路设计示意图。并同时对照图5F及图8可得知，第一元件30a包含第一氧化物半导体元件El及第一多晶硅半导体元件E2，且第二元件30b包含第二氧化物半导体元件E3及第二多晶硅半导体元件E4。其中，第一氧化物半导体元件El与第一多晶硅半导体元件E2并联，且第二氧化物半导体元件E3与第二多晶硅半导体元件E4并联。接着，藉由第一元件30a及第二元件30b串联形成具有静电防护环的主动元件30。在本实施例中，主动元件30的两端点分别与周边线路40、50电性连接，其中周边线路40、50例如包含扫描线、数据线、共通电极线等线路，但本发明不限于此。在本实施例中，还可更包含多个主动元件30(图未示)互相串联的静电防护环，且互相串联的第一个主动元件及最后一个主动元件分别与周边线路40、50电性连接，但本发明不限于此。
[0073]承上述制程完成本发明的另一实施例的主动元件30。本发明除了前述实施例的优势之外，透过第一元件30a及第二元件30b电性串接以形成一具有静电防护环的主动元件30。因此，本实施例的主动元件30设置于显示面板的周边线路区可作为静电防护元件，以避免周边线路区的电路设计因静电而损坏的问题。
[0074]综上所述，于本发明的一及另一实施例中，藉由于一垂直投影方向上同时设有多晶硅半导体层及氧化物半导体层，且两种半导体层共用栅极进而提升主动元件的空间利用率。因此，本发明的主动元件设置于显示面板的显示区使得开口率增加，还可进一步地达到窄边框的功效。另外，本发明的主动元件同时兼具多晶硅半导体主动元件及氧化物半导体主动元件的优势，除了具有较高的电子移动率亦可达到较佳的低漏电流及临界电压。除了前述优势之外，本发明亦透过元件电性串接以形成具有静电防护的主动元件。因此，本发明的主动元件设置于显示面板的周边线路区可作为静电防护元件，以避免周边线路区的电路设计因静电而损坏的问题。
[0075]虽然本发明已以多种实施方式公开如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改，因此本发明的保护范围当视后附的权利要求保护范围所界定者为准。
【主权项】
1.一种主动元件，设置于一基板上，其特征在于，该主动元件包括: 一多晶硅半导体层，设置于该基板上，其中该多晶硅半导体层具有一第一掺杂区、一通道区及一第二掺杂区，且该通道区设置于该第一掺杂区及该第二掺杂区之间； 一第一绝缘层，覆盖该多晶硅半导体层及该基板； 一栅极，对应该通道区设置于该第一绝缘层上； 一第二绝缘层，覆盖该栅极及该第一绝缘层，其中该第一绝缘层及该第二绝缘层具有一第一接触窗； 一氧化物半导体层，对应该栅极设置于该第二绝缘层上；以及 一第一电极及一第二电极，分别相对设置于该氧化物半导体层上，其中该氧化物半导体层电性连接该第二电极，并经该第一接触窗与该第二掺杂区电性连接。2.如权利要求1所述的主动元件，其特征在于，该第一电极与该氧化物半导体层的一端部分接触，且该第二电极与该氧化物半导体层的另一端部分接触。3.如权利要求1所述的主动元件，其特征在于，还包含一蚀刻停止层设置于该第二绝缘层、该氧化物半导体层及该第一电极、该第二电极之间。4.如权利要求3所述的主动元件，其特征在于，该第一接触窗更延伸设置于该蚀刻停止层中。5.如权利要求3所述的主动元件，其特征在于，该蚀刻停止层更包含一第二接触窗及一第三接触窗，且该第一电极透过该第二接触窗与该氧化物半导体层电性连接，该第二电极透过该第三接触窗与该氧化物半导体层电性连接。6.一种主动元件，设置于基板上，其特征在于，该主动元件包括: 一第一多晶硅半导体层及一第二多晶硅半导体层，设置于该基板上，其中该第一多晶硅半导体层具有一第一掺杂区、一第一通道区及一第二掺杂区，该第二多晶硅半导体层具有一第三掺杂区、一第二通道区及一第四掺杂区，且该第一通道区设置于该第一掺杂区及该第二掺杂区之间，该第二通道区设置于该第三掺杂区及该第四掺杂区之间； 一第一绝缘层，覆盖该第一多晶硅半导体层、该第二多晶硅半导体层及该基板； 一第一栅极及一第二栅极，分别对应该第一通道区及该第二通道区设置于该第一绝缘层上； 一第二绝缘层，覆盖该第一栅极、该第二栅极及该第一绝缘层，其中该第二绝缘层具有一第一接触窗及一第二接触窗，且该第一接触窗及该第二接触窗分别对应该第一栅极及该第二栅极设置； 一第一氧化物半导体层及一第二氧化物半导体层，分别对应该第一栅极及该第二栅极设置于该第二绝缘层上；以及 一第一电极及一第二电极，分别相对设置于该第一氧化物半导体层及该第二氧化物半导体层上，该第一电极电性连接于该第一掺杂区、该第三掺杂区、该第二栅极、该第一氧化物半导体层及该第二氧化物半导体层，且该第二电极电性连接于该第二掺杂区、该第四掺杂区、该第一栅极、该第一氧化物半导体层及该第二氧化物半导体层，其中该第一电极包含一第一电极部、第二电极部、第一连接部及第二连接部，且该第二电极部包含一第三电极部、第四电极部、第三连接部及第四连接部。7.如权利要求6所述的主动元件，其特征在于，该第一电极部及该第三电极部分别相对设置于该第一氧化物半导体层的两侧且部分接触，且该第二电极部及该第四电极部分别相对设置于该第二氧化物半导体层的两侧且部分接触。8.如权利要求6所述的主动元件，其特征在于，该第一电极部及该第二电极部透过该第一连接部互相电性连接，且该第三电极部及该第四电极部透过该第三连接部互相电性连接。9.如权利要求6所述的主动元件，其特征在于，该第二电极部透过该第二连接部及该第二接触窗与该第二栅极电性连接，且该第三电极部透过该第四连接部及该第一接触窗与该第一栅极电性连接10.如权利要求6所述的主动元件，其特征在于，该第一绝缘层及该第二绝缘层更包含一第三接触窗、一第四接触窗、一第五接触窗及一第六接触窗，分别对应该第一掺杂区、该第二掺杂区、该第三掺杂区及该第四掺杂区设置。11.如权利要求10所述的主动元件，其特征在于，该第一电极部及该第三电极部分别透过该第三接触窗及该第四接触窗与该第一掺杂区及该第二掺杂区电性连接，且该第二电极部及该第四电极部分别透过该第五接触窗及该第六接触窗与该第三掺杂区及该第四掺杂区电性连接。12.如权利要求6所述的主动元件，其特征在于，该第一氧化物半导体层更包含一第一轻掺杂区及一第二轻掺杂区，该第一轻掺杂区设置于该第一掺杂区与该第一通道区之间，且该第二轻掺杂区设置于该第二掺杂区与该第一通道区之间。13.如权利要求6所述的主动元件，其特征在于，该第二氧化物半导体层更包含一第三轻掺杂区及一第四轻掺杂区，该第三轻掺杂区设置于该第三掺杂区与该第二通道区之间，且该第四轻掺杂区设置于该第四掺杂区与该第二通道区之间。
【文档编号】H01L27/02GK106057799SQ201610553295
【公开日】2016年10月26日
【申请日】2016年7月14日
【发明人】陈培铭
【申请人】友达光电股份有限公司