高速接口保护装置的制造方法
【专利摘要】本发明涉及高速接口保护装置。公开的技术涉及电子器件，更特别地涉及保护电路免受诸如电过应力/静电放电的暂态电事件破坏的保护器件。保护器件包括半导体衬底，该半导体衬底中形成有至少两个阱以及在至少两个阱下面且接触至少两个阱的深阱。器件另外包括形成在至少两个阱中的一个阱中且具有第一导电类型的第一重掺杂区域和第二导电类型的第一重掺杂区域的第一PN二极管，并且包括第二PN二极管，该第二PN二极管形成在至少两个阱中的一个阱中并且具有第一导电类型的第二重掺杂区域和第二导电类型的第二重掺杂区域。
【专利说明】高速接口保护装置
[0001]相关申请的交叉引用
[0002]本申请要求于2015年4月7日递交的美国临时申请N0.62/144，209的权益，该申请的内容以其全文通过引用方式合并于本文中。
技术领域
[0003]公开的技术一般涉及能够高数据率通信的集成电路器件，更特别地涉及用于保护电路免于诸如电过应力/静电排放的暂态电事件破坏的双极阻断电压式开关器件和器件体系结构。
【背景技术】
[0004]—些电子系统可能暴露于暂态电事件，这些暂态电事件持续相对短的持续期间且具有快速变化的电压和/或电流。暂态电事件可以包括例如过电压、静电排放(ESD)或电磁过应力(EOS)事件，这些源自于从电源、外部对象或人向电子系统突然释放电荷。
[0005]暂态电事件会由于在IC的相对小区域上的过电压条件和/或高水平的功率耗散而破坏电子系统内的集成电路(1C)。该快速且高的功率耗散可能会导致破坏核心电路，导致栅极氧化物穿通、结破坏、金属破坏和/或表面电荷累积以及其它破坏现象。而且，暂态电事件会由于不利地形成低阻抗路径而诱发锁止，从而破坏IC的功能以及可能导致对IC造成永久性破坏。可靠的高速通信IC通常需要同时在接口端子与接地基准之间具有相对低且相对线性的输入负荷电容。然而，该特性在使用CMOS技术进行宽带/高数据率通信系统设计方面提出了许多挑战。因此，对于使用CMOS技术可靠设计宽带/高数据率通信系统的电路接口器件体系结构存在需求。
【发明内容】
[0006]在一些实施方案中，集成电路器件包括半导体衬底，该半导体衬底中形成有至少两个阱和在至少两个阱下面且接触至少两个阱的深阱。器件另外地包括第一 PN 二极管，该第一 PN 二极管形成在至少两个阱中的一个阱中并且具有第一导电类型的第一重掺杂区域和第二导电类型的第一重掺杂区域，并且包括第二 PN 二极管，第二 PN 二极管形成在至少两个阱中的一个阱中并且具有第一导电类型的第二重掺杂区域以及第二导电类型的第二重掺杂区域。该器件另外地包括第一 PN 二极管和第二 PN 二极管，该第一 PN 二极管和第二 PN 二极管由电短接结构电短接而形成具有阈值电压的第一多个串联连接的二极管。该器件进一步包括PNPN硅控整流器(SCR)，其具有触发电压且包括第一导电类型的第一重掺杂区域、至少两个阱、深阱和第二导电类型的第二重掺杂区域。
[0007]在一些实施方案中，集成电路装置包括形成在半导体衬底中的至少一个集成半导体器件。该至少一个集成器件依次包括第一导电类型的第一阱，其中形成有第一PN二极管，该第一 PN 二极管包括第一导电类型的第一重掺杂区域和第二导电类型的第一重掺杂区域。第一阱还在第一导电类型的第一重掺杂区域与第二导电类型的第一重掺杂区域之间的表面处形成第一浮动金属层。至少一个器件另外包括形成在第一导电类型的第一阱的横向侧的第二导电类型的多个阱，其中第二导电类型的每个阱具有表面，浮动金属层形成在该表面上。至少一个器件另外包括第一导电类型的多个阱，其形成在第一导电类型的第一阱的横向侧且在横向方向上与第二导电类型的阱交替。第一导电类型的多个阱中的每一个阱中形成有二极管，该二极管包括第一导电类型的重掺杂区域、第二导电类型的重掺杂区域以及形成在第一导电类型的相应的重掺杂区域与第二导电类型的相应的重掺杂区域之间的表面处的浮动金属层。
【附图说明】
[0008]图1是接口保护器件的剖视图。
[0009]图2是根据一些实施方案的高速接口保护器件的剖视图。
[0010]图3A是根据一些实施方案的利用等同的二极管和晶体管表示的图2的高速接口保护器件的示意性的等价电路图。
[0011]图3B是据一些实施方案的利用等同的电容器和晶体管表示的图2的高速接口保护器件的示意性的等价电路图。
[0012]图3C是根据一些实施方案的高速接口保护器件的电容对电压响应的示意曲线图。
[0013]图4A是示出根据一些实施方案的高速接口保护器件的器件布局的多个层级的示意性平面图。
[0014]图4B是根据一些实施方案的图4A的高速接口保护器件的剖视图，在图4A的平面图上通过如图4B所示的剖面。
[0015]图4C是根据一些实施方案的图4A的高速接口保护器件的剖视图，在图4A的平面图上通过如图4C所示的剖面。
[0016]图4D是根据一些实施方案的图4A的电容减小的高速接口保护器件的剖视图，在图4A的平面图上通过如图4D所示的剖面。
[0017]图4E是示出根据一些其它实施方案的图4B-4D的剖面也适用的另一高速接口保护器件的器件布局的多个层级的示意性平面图。
[0018]图5是根据一些实施方案的高速接口保护器件上测得的DC电流-电压(IV)特性的曲线图。
[0019]图6A是根据一些实施方案的高速接口保护器件上的在25°C测得的脉冲电流-电压(IV)和对应的泄漏电流的曲线图。
[0020]图6B是根据一些实施方案的高速接口保护器件上的在125°C下测得的脉冲电流-电压(IV)和对应的泄漏电流的曲线图。
[0021]图7A是根据一些实施方案的高速接口保护器件上的在25°C下测得的负脉冲电流_电压关系与对应的泄漏电流的曲线图。
[0022]图7B是根据一些实施方案的高速接口保护器件上的在125°C下测得的负脉冲电流-电压关系和对应的泄漏电流的曲线图。
[0023]图8是根据一些实施方案的高速接口保护器件上测得的电压脉冲的时间响应。
[0024]图9是根据一些实施方案的在高速接口保护器件上测得的电容-电压(CV)。
[0025]图10和图11是表示根据各个实施方案的高速接口保护器件的示例性实现方式的不意性等价电路图。
[0026]图12-图18A是根据各个实施方案的高速接口保护器件的剖视图。
[0027]图18B是根据一些实施方案的图18A的高速接口保护器件的部分的等价电路图。
[0028]图18C是根据一些实施方案的表示图18A和18B的高速接口保护器件的示例性的实现方式的等价电路图。
【具体实施方式】
[0029]用于使用低电压CMOS工艺例如亚10nm CMOS工艺制作的高速通信应用的出现的集成电路(IC)对于应对超过异常操作条件的暂态电事件的保护具有日益增长的需求。一般地，各种技术能够用于保护IC的主电路以免遭诸如ESD的破坏性的暂态电事件。一些系统采用外部片外保护器件来确保核心电子系统不会响应于暂态静电和电磁事件而破坏。然而，由于性能、成本和空间的考虑，对于与电路单片式集成以便在同一集成电路内被保护的保护器件存在渐增的需求。另外，对于利用先进CMOS技术例如28nm CMOS技术以及更先进技术制作的高速通信接口电路，需要保护器件相对于高速(例如，低电阻以及低电容)和高电流能力的较高性能，而不招致对主器件的非期望的负面性能惩罚，例如过度泄漏。
[0030]然而，现有是集成保护器件通常具有非期望的高电容和/或或阻抗，这会导致保护器件的响应时间非期望地长。另外，与高电流能力的需要相兼容的器件配置也能贡献于保护器件的非期望长的响应时间。下面，公开了能够与高速通信接口电路有效地结合使用的保护器件，其能够提供更快的响应时间，较低的泄漏，较高的击穿电压和/或较高的电流能力以及其它优点。
[0031]图1示出了用于一些高速应用的示例的保护器件100。保护器件100包括P阱(PW)104，形成在例如娃衬底的衬底中，衬底中又已形成了η讲(NW) 108。第一重掺杂P型(P+)区域112、第一重掺杂η型(η+)区域116a和第二重掺杂η型(η+)区域116b各自形成在NW 108中。在一些实现方式中，第一η+区域116a和第二n+区域116b能够彼此电连接，或者代表同一n+区域的不同部分。例如，第一 n+区域116a和第二 n+区域116b能够代表横向地包围第一 P+区域112的环形结构的剖面。第一 n+区域116a和第二 n+区域116b与第一 P+区域112横向地分开横向距离Cl1和d2。在第一 n+区域116a和第一 P+区域112之间NW 108的表面上，形成有第一电浮动金属层122a。类似地，在第二 n+区域116b与第一 P+区域112之间NW 108的表面上，形成有第二电浮动金属层122b。金属层122a和122b能够由例如具有相对高功函数(例如，>4.6eV)的金属制成，并且在本文可称为PMET。在一些实现方式中，第一金属层122a不重叠第一n+区域116a和第一 P+区域112中的任一个，并且第二金属层122b基本不重叠第二 n+区域116b和第一 p+区域112中的任一个。在一些实现方式中，第一金属层122a和第二金属层122b还能够彼此电连接，例如形成横向地包围第一 P+区域112的环形结构。第一金属层122a和第二金属层122b能够基本上覆盖重掺杂区域之间的整个距离使得它们分别具有长度Cl1和d2。保护器件100另外包括在NW 108的相对侧的第二 P+区域120a和第三P+区域120b，第二 P+区域120a和第三P+区域120b也能够彼此电连接，例如形成横向地包围NW 108的环形结构。在示出的保护器件100中，第一n+区域116a和第二n+区域116b可以连接到第一端子128a/128b，第一P+区域112可以电连接到第二端子124，第二 P+区域120a和第三P+区域120b可以连接到第三端子132a/132b。将理解的是，在环形布置中，用于电连接区域的两个端子能够由单个端子替代。
[0032]如所配置的，第一p+区域112充当PN二极管的p型区域，并且NW 108和第一n+区域116a的组合和/SNW 108和第二 n+区域116b的组合充当PN 二极管的η型区域。如上所述，在第一 η+区域116a和第二 η+区域116b电连接例如形成了包围P+区域112的环形结构的实现方式中，包围P+区域112的NW 108和n+区域116a/116b的环的组合形成了PN二极管的η型区域。在操作中，第二端子124可以充当阳极端子，第一端子128a/128b可以充当阴极端子。如本文所使用的，根据行业惯例来定义阴极和阳极(即，阴极是指电流从其离开的端子)。在操作中，第三端子132a和132b可以与位于地面的衬底连接，例如开尔文连接。在一些实现方式中，第一端子128a/128b也可以连接到衬底。当开尔文连接时，从第三端子132a/132b到衬底/地的电阻路径可以实质上高于从第一端子128a/128b到衬底/地的电阻路径，使得当在第一端子124处接收到相对高的电压信号时，大部分电流流经通过第一端子128a和128b的较低电阻路径。
[0033]当在充当阳极的第二端子124与充当阴极的第一端子128a/128b之间接收到正电压暂态电信号时，PN 二极管被正向偏置。想法，当在第二端子124与第一端子128a/128b之间接收到负电压暂态电信号时，PN 二极管被反向偏置。
[0034]将理解的是，保护器件100中的PN二极管构造不同于一些用于具有用来提供高电流密度(例如，>1x105A/cm2)能力的重掺杂区域的集成电路(IC)器件中的高电流二极管。例如，在构造相反重掺杂区域紧邻布置，类似于第一 P+区域112和第一 /第二 P+区域116a/116b的情况下用于高电流密度保护的许多集成的PN二极管中，可以在相反重掺杂区域之间包含隔离区域(例如，浅沟槽隔离)以放置各结击穿效应，例如带间隧道和结穿通效应。然而，这种隔离结构会非期望地增加少数载流子的路径，这会不利地影响PN二极管的响应时间。为缓解这种效应，在图1的保护器件中，第一金属层122a和第二金属层122b分布形成在NW 108的表面上且在第一n+区域116a与第一P+区域112之间，和/或第二n+区域116b与第一P+区域112之间。金属层122a和122b的存在可以增加在其中一些击穿机制发生的电压。虽然金属层122a和122b可以使重掺杂区之间有较高的接近度，保护装置100仍然会遭受从结产生的比较大的净电容以及在正向偏置和反向偏置下遭受低电压泄漏。
[0035]另外，虽然类似于图1的保护器件100的具有重掺杂(n+，p+)区域的基于二极管的保护器件能够提供相对高的电流密度(例如，>lX105A/cm2)，但是这些器件不能维持电压超过二极管的当前饱和电压，和/或实质上高于例如lxl06A/cm2的电流密度，并且当遇到这种状况时会损坏。
[0036]因此，对于用于高速接口应用的保护器件存在需求，这种保护器件包括具有用于高电流密度(例如，>lxl05A/cm2)能力的重掺杂(n+，p+)区域的基于二极管的保护器件，还具有实质上超过二极管的当前饱和电压的较高的击穿电压。还对于这种具有较低的低电压泄漏电流和降低的净电容的器件存在需求。
[0037]图2示出了根据一些实施例的高速接口保护器件200。在图2中，为帮助更好的理解与高速接口器件200的操作有关的各种结构特征，各种结构区域覆有等价电路图。图3A示出了隔离中的等价电路。下面，首先描述各种结构特征，之后是使用等价电路图的保护器件200的操作。高速接口保护器件200包括半导体衬底202，例如，P型半导体衬底，其中形成有第一 P阱(PW)204以及在第一 P阱204的每一侧相邻的第一 N阱(NW)208a和第二 N阱(NW)208b。在图示的实施方案中，第一NW 208a和第二NW 208B电连接且代表了环形结构的相对侧，以横向地包围PW 204。然而，其它实施例也是可能的，其中第一NW 208a和第二NW 208b是分离的且不包围PW 204。在一些实施例中，第一PW 204和第一NW 208a形成为彼此紧邻(例如，彼此接触)，并且第一PW 204和第二NW 208b彼此接触而在它们之间形成结区域。在第一NW208a和第二NW 208b电连接而例如形成环形结构的实施方案中，第一PW 204和由第一NW208a和第二NW 208b形成的电连接结构在它们之间形成了单一结区域。
[0038]如本文所使用的，结或结区域是指当两个不同类型的半导体材料相遇时所形成的区域，并且可以包括靠近电子带(即，导带和价带)由于内置电场而弯曲的接口的区域。因此，结区域的尺寸可以取决于各种因素，诸如形成结的不同类型的半导体材料的掺杂浓度和掺杂分布。
[0039]仍参考图2，高速接口保护器件200包括布置在第一NW 208a、第一PW 204和第二NW208b的底端下方且与第一NW 208a、第一PW 204和第二NW 208b的底端接触的深N阱(DNW)206。在一些实施例中，DNW206在形成第一NW 208a和第二NW 208b的延伸部的同时在y方向上垂直地与第一PW 204形成结区域，使得第一NW 208a,DNW 206和第二NW 208b形成将第一PW 204与衬底202包围和隔离的槽区式隔离。
[0040]在第一NW208a，第一重掺杂P型区(P+) 212a和第一重掺杂η型(n+)区域216a分别形成并且彼此在X方向上横向(水平，或平行于衬底202的表面)分开距离CU。第一电浮动金属层220a形成在第一NW 208a的表面上并且沿X方向在第一P+区域212a与第一n+区域216a之间延伸。在第一PW 204中，第二重掺杂P区域(p+)212b和第二重掺杂n(n+)区域216b各自形成在其中，并且沿X方向在横向上彼此分开距离d2。第二电浮动金属层220b形成在第一PW 204的表面上并且在X方向上在第二 P+区域212b与第二 n+区域216b之间延伸。第三电浮动金属层220c形成在第一NW 208a与第一PW 204之间的结区域的表面上且在x方向上延伸于第一n+区域216a与第二 p+区域212b之间。第一 n+区域216a和第二 p+区域212b分开距离d3，该距离包括第一NW 208a中的部分(例如，30%至70%)距离以及第一PW 204中的其余(例如，70%至30%)距离。
[0041 ] 在第一PW 204中，第三重掺杂P型区域(p+)212c形成且在横向上与第二n+区域216b分开距离d4，使得第二 η+区域216b在X方向上横向地介于第二 p+区域212b与第三p+区域212c之间。第四电浮动金属层220d形成在第一PW 204的表面上并且在X方向上延伸于第二n+区域216b与第三P+区域212c之间。
[0042]在图2所示的实施方案中，第二P+区域212b和第三P+区域212c是形成在PW204中的离散高度掺杂区。但是，其它实施方案是可能的，其中第二P+区域212b和第三P+区域212c电连接，例如形成横向上包围第二n+区域216b的环形结构。
[0043]仍参考图2，在第二NW 208b中，第三重掺杂η型(n+)区域216c和第四重掺杂P型(P+)区域212d各自形成且在X方向上彼此横向地分开距离d5。第五电浮动金属层220e形成在第一PW 204与第二NW 208b之间的结区域的表面上并且在X方向上延伸于第三n+区域216c与第三P+区域212c之间。第三n+区域216c和第三P+区域212c分开距离d6，该距离包括第一PW204中的部分距离以及第二NW 208b中的其余距离，类似于距离d3。第六电浮动金属层220f形成在第二NW 208b的表面上并且在X方向上延伸于第三n+区域216c与第四P+区域212d之间。
[0044]在图示的实施方案中，第一n+区域216a和第三n+区域216c以及第一P+区域212a和第四P+区域212d是形成在相应阱中的离散高度掺杂区。替选的实施方案是可能的，其中第一 n+区域216a和第三n+区域216c能够彼此电连接，例如，形成在横向上包围第二 P+区域212b和第三P+区域212c的环形结构；第一 p+区域212a和第四p+区域212d能够彼此电连接，例如，形成在横向上包围第一n+区域216a和第三n+区域216c的环形结构。在这些实施方案中，彼此电连接的重掺杂区域可以具有基本上相同的横向尺寸和掺杂分布/浓度。
[0045]在一些实施方案中，第二电浮动金属层220b和第四电浮动金属层220d能够彼此电连接，例如，形成在横向上包围第二 η+区域216b的环形结构;第三电浮动金属层220c和第五电浮动金属层220e能够彼此电连接，例如，形成在横向上包围第二电浮动金属层220b和第四电浮动金属层220d的环形结构;并且第一电浮动金属层220a和第六电浮动金属层220f能够彼此电连接，例如形成在横向上包围第二电浮动金属层220b和第四电浮动金属层220d的环形结构。在这些实施方案中，彼此电连接的电浮动金属层可以具有基本上相同的横向尺寸。如上文关于图1所论述的，浮动金属层的存在允许二极管的重掺杂(n+，p+)区域的相对紧密接近，而无需将它们与隔离区域分开，二极管的串联电阻减小。
[0046]为进一步减小二极管的串联电阻，高速接口保护器件200另外包括第一金属化结构230a，其接触第一 n+区域216a和第二 P+区域212b而在它们之间形成电短接，包括第二金属化结构230b，其接触第三P+区域212c和第三n+区域216c以在它们之间形成电短接。如下文描述的，金属化结构230a和230b中的每一个均可以包括在较低金属化层级，例如第一金属化(Ml)层级、第二金属化(M2)层级或Ml层级和M2层级中的金属化线和通孔。在第一n+区域216a和第三n+区域216c彼此电连接和/或第二 P+区域212b和第三P+区域212c彼此电连接的实施方案中，第一金属化结构230a和第二金属化结构230b能够彼此电连接。
[0047]仍参考图2，高速接口保护器件200另外包括第二P阱(PW)234a，其中形成有第一重掺杂P型(P+)区域212e，其在X方向上与第一NW 208a分开第一隔离238a，该第一隔离是介电隔离，例如填充有氧化硅的浅沟槽隔离，并且进一步包括第三P阱(PW) 234b，其中形成有第六重掺杂P型(P+)区域212f，其在X方向上与第二NW 208b分开第二隔离238b。第五P+区域212e形成在第一隔离238a与第三隔离238c之间，使得第五P+区域212e不与相邻的η型半导体材料形成PN结区域。类似地，第六P+区域212f形成在第二隔离238b与第四隔离238d之间，使得第六P+区域212f不与任何相邻的η型半导体材料形成PN结区域。在一些实施方案中，第五P+区域212e和第六P+区域212f能够彼此电连接，例如，形成包围NW208a、PW 204和NW 208b的环形结构。位于第一和第三隔离238a和238b竖直下方以及横向地位于第一NW 208s与第二PW 234a之间的衬底区域，以及位于第二和第四隔离238b和238d竖直下方且横向地位于第二NW208b与第三PW 234b之间的衬底区域包括地平面电阻间隙，其可以是天然P型区域。
[0048]图2的保护器件具有第一端子(Tl)244a/244b以及第二端子(T2)240，以及第三端子248&/248ΚΤ2 240构造为接收信号的第一电压，信号例如为暂态信号，并且能够通过第一金属化(Ml)层级至第八金属化层级(Μ8)中的一个或多个中的各个金属化线和通孔连接到例如Vss，VDD，I/0或地中的一个。Tl 244a/244b构造接收不同于第一电压的信号的第二电压并且能够通过第一金属化(Ml)层级至第八金属化层级(M4)中的一个或多个中的各个金属化线和通孔连接到例如Vss，Vdd，I/O或地中的不同的一个。第三端子248a/248b中的每一个能够在地面与衬底连接，例如开尔文连接。在一些配置中，T2 240还能够在地面连接到衬底，但不不是开尔文连接，使得在暂态电事件之下，电流主要在T2与Tl之间流动。
[0049]如上文所描述的，第一至第六电浮动金属层220a至220f能够有利地允许二极管的相邻n+区域和P+区域紧密接近，以便得到高的电流和高速度能力，部分地由于在它们之间不具有使少数载流子不得不扩散和/或飘逸的隔离区域。在图2所示的实施方案中，第一至第六电浮动金属层220a至220f中的每一个在n+区域和P+区域之间延伸，而基本上不重叠n+区域和P+区域中的任一个。例如，第一电浮动金属层220a在NW 208s的表面上、第一p+区域212a与第一n+区域216a之间延伸，而基本上不延伸到第一p+区域212a中，也不延伸到第一n+区域216a本身中。在一些实施方案中，电浮动金属层220a-220f不延伸超过形成有它们的相应的阱区域(NW208a、PW 204,Nff 208b)的耗尽区域。在其它实施方案中，电浮动金属层220a-220f延伸进入相邻的n+区域和p+区域，但是不延伸而超过n+区域和p+区域的耗尽区域。在一些实现方案中，电浮动金属层220a-22f的横向尺寸具有对应于相应的相邻n+区域和P+区域之间的距离的横向尺寸Cl1-Cl6。
[0050]将理解的是，如本文以及说明书通篇所描述的，诸如第一至第六电浮动金属层220a至220f的浮动金属结构能够在包括保护器件200的装置(例如，主高速接口电路)中其它地方使用形成n-FET(未示出)或p-FET)未示出)的栅堆叠的处理步骤期间同时地形成。因此，在本文所描述的各个实施方案中，浮动金属层形成在下伏的薄介电物(例如，S12,S1N或高K介电物)上，下伏的薄介电物沉积或生长而在集成电路的其它地方形成n-FET和/或P-FET的栅极介电物(未示出)。因此，虽然在图中为清晰起见没有描绘出，浮动金属层不直接接触形成它们的阱的下伏表面，而是在垂直向上由薄的介电物介于其间。另外，虽然为清晰起见也没有示出，侧壁间隔件(例如，SiN间隔件)可以形成在浮动金属层的侧壁上而将浮动金属层隔离而不接触相邻的n+区域和P+区域。下伏栅极介电层和侧壁间隔件防止在相邻的η+区域与P+区域之间形成直接的电短接。薄的介电层防止浮动金属层与下面的阱表面之间的硅化物形成，并且起到将未与任何其它结构电连接的浮动金属层电隔离的作用。
[0051]因此，浮动金属层可以与用于形成在集成电路中的其它地方的MOS晶体管的栅堆叠同时形成，并且无需额外的处理步骤。此外，本文所描述的浮动金属结构有助于将相邻的二极管隔离以及降低关断状态下的泄漏，但是不同于其它隔离结构(例如，STI)，允许在快速暂态应力条件下的更快的响应时间。具有栅堆叠结构的金属浮动结构哈hi能够利于相邻的η+区域与p+区域的自对准掺杂。由于浮动的金属层与用于集成电路中其它地方的MOS晶体管的栅堆叠同时形成且共用与用于集成电路中其它地方的MOS晶体管的栅堆叠相同的结构，所以本文所描述的保护器件还能够共用一些额外的处理步骤和结构。例如，典型地在集成电路中的其它地方的MOS晶体管中采用的轻掺杂(LDD)或双扩散漏极(LDD)(未示出)掺杂结构还能够用于保护器件。对于短沟道晶体管，LDD或DDD掺杂结构通常实现以减少热载流子效应的影响，但是还能够有助于漏极-源极穿通泄漏。然而，因为在图示的实施方案中热载流子效应对于将二极管隔离的浮动栅极结构不是问题，优选的是阻断保护器件的区域中的LDD或DDD掺杂，从而避免穿通效应且允许在高应力操作期间的优良性能。
[0052]当金属层形成有n-FET的栅极时，能够使用的材料包括η掺杂半导体，诸如具有约
4.1eV与约4.65eV之间、约4.1eV与约4.4eV之间、或约4.4eV与约4.65eV之间的功函数Φηι,Ν的η掺杂多晶硅或适合的“η型”金属。当金属层形成有p-FET的栅极时，能够使用的材料包括P掺杂半导体，诸如具有约4.65eV与约5.2eV、约4.65eV与约4.9eV或者约4.9eV与约5.2eV之间的功函数P的P掺杂多晶硅或适合的“P型”金属。
[0053]在本文公开的各个实施方案中，用于图2中的电浮动金属层220a_220f的适合的金属包括例如铝(Al)，钨(W)，钛(Ti)，钽(Ta)，钼(Mo)，铷(Ru)，TiN，TaN，TaCN，和TaSixNy,仅列举了几个。
[0054]在本文公开的各个实施方案中，可以结合阱和重掺杂区域的掺杂浓度来选择第一距离至第六距离Cl1-Cl6的尺寸，使得所得到的二极管具有高的电流密度能量，同时具有对穿通效应和带间隧道的高耐受性。在各个实施例中，第一距离至第六距离d1-d6中的一个或多个或者每一个小于约Ιμπ?、小于约0.5μ??，小于约0.2μ??，在约0.Ιμ??与约0.3μπ?之间，或者在约
0.06μηι与约0.2μηι之间，例如约0.16μηι。
[0055]另外，各个ρ+区域和η+区域可以具有超过约lX1019cm—3、超过约1χ102%Γ3、或者在约lxlO'm—3与约8xl02()cm—3之间，例如约2xl02()cm—3的范围内的峰值掺杂浓度。另外，各PW和NW以及DNW具有在约1.5xl016cm—3至约7.5xl016cm—3的范围内，例如约5.0xl016cm—3的峰值掺杂浓度。
[0056]在各个实施方案中，第一金属化结构230a和第二金属化结构230b可以各自具有约100欧姆与约1000欧姆之间的电阻。在各个实施例中，第一金属化结构230a和第二金属化结构230b可以各自具有低于约100fF、低于约50fF或低于约30fF的净电容，如下文结合图4A-4E更详细说明的。
[0057]将理解的是，图2示出的高速接口保护器件200关于T2240对称。也即，器件的左半部和器件的右半部可以具有类似的或者基本上相同的物理特性，使得T2 240和Tl 244a之间的响应特性与T2 240和Tl 244b之间的响应特性基本上相同。这能够通过例如提供与器件200右侧相比的在器件200的左侧的特征之间的相似物理特性(例如，掺杂参数和物理尺寸)来实现，例如，在第一端子240的左侧的第一NW 208a、第一p+区域212a、第一n+区域216a和第二P+区域212b及其分别对应的特征第二NW 208b、第四P+区域212d、第三n+区域216c和第三P+区域212c。当在保护器件200的左侧的一些特征与它们在右侧的对应特征电连接而形成例如如上文所述的环形结构时，提供这些布置。然而，在其它实施方案中，高速接口保护器件200可以不对称，即具有不对称的且独立的物理特性。
[0058]下面，将对上述的结构特征进行说明，因为它们与由结构特征形成的有源半导体器件组件(例如，晶体管和二极管)有关。仍参考图2，高速接口保护器件200的左侧包括第一二极管250，其包括第一P+区域212a、第一NW 208a和第一n+区域216a。第一p+区域212a连接到Tl 244a，T1244a能够充当第一二极管250的阳极，并且第一n+区域216a连接到第一金属化结构230a，第一金属化结构230a能够充当第一二极管250的阴极。保护器件200另外包括第二二极管254，其包括第二 P+区域212b、第一 PW204和第二 n+区域216b。第二 P+区域212b连接到第一金属化结构230a，第一金属化结构230a能够充当第二二极管254的阳极，并且第二n+区域216b连接到T2 240,T2 240能够充当第二二极管254的阴极。如所配置的，器件200的左侧包括第一串联连接的二极管，包括第一二极管250和第二二极管254，其中Tl 244a和T2240分别充当阳极和阴极。高速接口保护器件200的右侧包括经由第二金属化结构230b与第四二极管262串联连接的第二串联连接的二极管，第二串联连接的二极管包括第三二极管258，第三二极管258包括第三P+区域212c、第一PW 204和第二n+区域216b，第四二极管262包括第四P+区域212d、第二NW 208b和第三n+区域216c。如所配置的，Tl 244b和T2 240分别充当第二串联连接的二极管的阳极和阴极。
[0059]将理解的是，通过经由第一金属化结构230a将第一二极管250的阴极和第二二极管254的阳极电短接，第一二极管250和第二二极管254形成串联连接的PN 二极管，串联连接的PN二极管完全与低串联电阻集成，因为第一 n+区域216a和第二 P+区域212b与金属化结构230a形成欧姆接触。以此方式连接的PN二极管应区分于不具有电短接金属化结构的两个背对背PN结。类似地，第四二极管262的阴极和第三二极管258的阳极经由第二金属化结构230b彼此电短接，这应区分于不具有电短接金属化结构的两个背对背PN结。上述的第一和第二串联连接的二极管以极低串联电阻提供了快速保护。然而，串联连接的二极管不能维持实质上超过饱和当前电压和电流的电压和电流，并且甚至在遇到这种状况时会受到损坏。为在这种状况下提供进一步的保护，保护器件200另外包括如下文所述的内置硅控整流器器件。
[0060]仍参考图2，高速接口保护器件200另外包括第一PNP双极晶体管(BJT)270，其包括配置为发射极的第一P+区域211a、配置为基极的第一NW 208a和DNW 206以及配置为集电极的第一PW 204。高速接口器件200另外包括第一NPN双极晶体管(BJT)274，其可以是双向双极型晶体管，其包括配置为发射极的第二η+区域216b、配置为基极的第一PW 204以及配置为集电极的DNW 206。高速接口器件200另外包括第二PNP双极型晶体管(BJT)278，其包括配置为发射极的第四P+区域212d、配置为基极的第二NW 208b和DNW 206，以及配置为集电极的第一PW 204。将理解的是，第一PNP BJT 270的集电极连接到第一NPN BJT 274的基极，并且第一NPN BJT 274的集电极转而连接到第一PNP BJT 270的基极，其效果将在下文结合图3A进行更详细说明。类似地，将理解的是，第二PNP BJT278的集电极连接到第一NPN BJT274的基极，并且第一NPN BJT 274的集电极转而连接到第二PNP BJT 278的基极。高度接口保护器件200另外包括第二NPN双极型晶体管(BJT)282，其基极连接到第一PNP BJT 270的基极且进一步连接到第一NPN BJT 274的集电极。
[0061]参考图3A和3B，利用类似于上文结合图2所描述的保护器件200的高速接口保护器件的等价电路表示来描述高速接口保护器件300a/300b的工作原理。如上文结合图2所描述的，保护器件300a/300b提供两个电流分流路径，第一电流分流路径通过二极管网络，第二电流分流路径通过晶体管网络。在一些实施方案中，两个电流路径能够配置为使得两个分流路径中的一个，例如第一电流分流路径，在两个分流路径中的另一个之前被触发，并且两个电流分流路径中的另一个，例如第二电流路径，在第一电流分流路径被触发之后被触发，以防止过电流流经第一分流路径，使得保护器件300a/300b本身具有应对损伤的保护。在下面，首先描述通过二极管网络的第一电流分流路径，之后描述通过晶体管网络的第二电流分流路径。
[0062]参考图3A的二极管网络，第一高电流分流路径由形成第一串联连接的二极管的第一二极管350和第二二极管354以及由形成第二串联连接的二极管的第三二极管358和第四二极管362来提供。第一串联连接的二极管350/354可以具有约等于第一二极管350和第二二极管354的组合阈值电压的第一阈值电压Vthi，并且第二串联连接的二极管358/362可以具有约等于第三二极管358和第四二极管362的组合阈值电压的第二阈值电压VTH2。高速接口保护器件300a可以配置为响应于暂态电事件而提供第一电流分流路径，暂态电事件诱发第一端子(Tl)344a/344b与第二端子(T2)340之间的电压差超过特定值。例如，当T2 340连接到I/O时，Τ2 344a/344b能够连接到Vss或地(例如，衬底)，或者当Τ2 340连接到VSS、VDD或地(例如，衬底)时，Tl能够连接到I/O，使得暂态电事件能够诱发T2 340与Tl 344a/344b之间的电压差超过第一和/或第二串联连接的二极管的阈值电压，从而提供通过第一和/或第二串联连接二极管的低电阻分流路径。
[0063]参考图3A的晶体管网络，第二高电流分流路径由布置在PNPNP双极硅整流器(SCR)构造中的第一PNP双极型晶体管(BJT)370、第一NPN双向BJT 374和第二PNP BJT 378来提供。
[0064]仍参考图3A，T1 344a通过第一PNP BJT 370的发射极与PNPNP SCR器件电连接。第一PNP BJT 370的集电极与NPN BJT 374的基极电连接。第一PNP BJT 370进一步包括与双向NPN BJT 374的集电极/发射极(C/E)电连接的基极。另外，Tl 344b通过第二PNP BJT 378的发射极与PNPNP SCR器件电连接。第二PNP BJT 378的集电极与NPN BJT 374的基极电连接。第二PNP BJT 378进一步包括与NPN BJT 374的C/E电连接的基极。
[0065]在操作中，当暂态电事件诱发大于某触发电压Vtr的T2340与T1344a/344b之间的电压差时，能够触发双极型PNPNP SCR器件。PNPNP器件能够在任一电压极性下被触发，因为第一PNP BJT 370和NPN BJT 374的组合能够作为配置成由处于第一极性的第一电压触发的第一交叉耦合PNPN SCR工作，并且第二PNP BJT 378和NPN BJT 374的组合能够作为被配置成由处于第二极性的第二电压触发的第二交叉耦合PNPN SCR工作。
[0066]在图示的实施方案中，第一交叉耦合PNPN SCR包括包含第一PNP BJT 370的发射极的第一P区域，包含连接到双向NPN BJT 374的集电极的第一PNP BJT 370的基极的第一N区域、包含连接到NPN BJT 374的基极的第一PNP BJT 370的集电极的第二P区域，以及包含NPN BJT 374的集电极/发射极(C/E)的第二N区域。在一个方面，第二P区域、第一P区域和第二N区域分别对应于第一PNPN SCR的“栅极”、“阳极”和“阴极”。当正电压信号相对于第一PNPN SCR的阴极施加到栅极时，第一PNPN SCR能够接通或“被触发”。这会发生于例如，当暂态电事件诱发了T2 340相对于Tl 344a的负电压(或者替选地，Tl 344a上相对于T2 340的正电压)在绝对值上超过某VTRdt。当这种情况发生时，第一PNP BJT370开始导通。当第一PNP BJT 370开始导通时，其集电极电位被下拉，这又将双向NPN BJT 374的基极电位下拉。这又导致双向NPN BJT 374导通。当NPN BJT开始导通时，其集电极电位被上拉，这又将第一PNP BJT370的基极电位上拉。通过这种方式，可以存在加强第一PNP BJT 370和双向NPNBJT 374的导通状态的正反馈。第二交叉耦合PNPN SCR能够以类似方式工作，并且能够由Tl344b上相对于T2 340的正电压或者T2上相对于Tl 344b的负电压在绝对值上超过某Vtr2来触发，第二交叉耦合PNPN SCR包括包含第二PNP BJT 378的发射极的第一P区域、包含连接到双向NPN BJT 374的集电极/发射极(C/E)的第二PNP BJT 378的基极的第一N区域、包含连接到双向NPN BJT 374的基极的第二PNP BJT 378的集电极的第二P区域以及包含连接到第二PNP BJT 378的基极的NPN BJT 374的集电极/发射极(C/E)的第二N区域。
[0067]一旦PNPNP SCR器件如上所述被触发且进入低阻抗状态，则其能够由形成在第一和第二PNP BJT 370和378中的一个与双向NPN BJT 374之间的反馈环来维持，即使T2 340和Tl 344a/344b两端的绝对电压随后落到正触发电压Vtri以下。
[0068]如上所述，保护器件300a能够提供两个电流路径，通过第一和/或第二串联连接的二极管的第一分流路径以及通过第一和/或第二PNPN SCR的第二分流路径，其中每个分流路径能够由T2 340与Tl 344a/344b之间的电压信号来触发。取决于相对激活电压(串联连接的二极管的Vthi或Vth2或者SCR的Vtri或Vtr2)，一个路径能够在另一路径之前被激活。在一些实施方案中，串联连接的二极管的Vth低于SCR的VTR，使得第一路径能够在第二路径之前被激活。随后，第二路径能够被激活以保护第二路径中的部件(例如，二极管)免遭破坏。在其它实施方案中，串联连接的二极管的Vth高于SCR的VTR，使得第二路径能够在第一路径之前被激活。在各个实施方案中，串联连接的二极管的Vthi和Vth2能够在约0.5V与约1.4V之间、约0.6V与约1.2V之间的范围内，例如约0.8V。在各个实施方案中，SCR的V?和Vtr2可以在大约0.3V与约3.0V之间、约0.5V与约2.0V之间的范围内，例如约1.0V。
[0069]图3B示出了图3A的等价电路，其中二极管网络由电容器网络来表示。在操作中，串联连接的第一二极管350和第二二极管354能够分别表示为串联连接的第一电容器380和第二电容器384，并且串联连接的第三二极管358和第四二极管362能够分别表示为串联连接的第三电容器388和第四电容器392。对于图3A/3B的T2 340与Tl 344a/344b之间的相当的电压，与图1的第一端子124和第二端子128a/128b之间的电压相比，能够大幅降低净电容，如下文将描述的。
[0070]将理解的是，上文参考图3A/3B所描述的高速接口保护器件300a/300b可以具有在不同构造中电连接的T2 340,Tl 344a/344b。在一些实现方式中，例如，T2 340连接到1/0，而Tl 344a和Tl 344b中的每一个都连接到Vss。在其它实现方式中，例如，T2 340连接到VDD，而Tl 344a和Tl 344b中的每一个都连接到I/O。
[0071]发明人已经发现，本文所描述的高速接口保护器件，例如，器件300a/300b，有益地展现出T2 340与Tl 344a/344b之间的相对低的净电容，以及净电容的相对高的线性度，如图3C所示的。根据本文公开的各个实施方案，在例如I/O端子与地之间测得的净电容值，当在零电压下测量时，小于100fF，小于50fF，或小于30fF。
[0072]另外，如图3C所示，净电容证实了关于电压的极小变化，这与距零伏或零伏附近的初始净电容的偏差的大小的变化有关。例如，返回参考图3A/3B，在T2 340连接到I/0的情况下，净电容398可以随着升高的1-地电压而减小，而当Tl 344a/344b连接到I/O时，净电容396会随着升高的1-地电压而增加。当Tl连接到1时，T2也能够连接到功率高(Vdd)电源，如下文将描述的。在任一构造(图3A或图3B)中，相对于初始净电容的偏差保持相对较小。此夕卜，在诸如图3A/3B的器件300a/300b的两个器件以反并联构造连接的构造中，相对于两个器件中的一个器件的初始净电容的第一偏差可以在工作电压内补偿相对于两个器件中的另一器件的初始净电容的第二偏差，导致净线性化效应，由此处于反并联构造的两个器件的净偏差相对于单独考虑的单个器件的第一偏差和第二偏差较小。下面，参考图4A-4E，描述了使能具有这种低的净电容和净电容的高线性度的金属化结构。
[0073]图4A-4D示出了高速接口保护器件200，类似于上文结合图2所描述的器件，给出了金属化结构的详细视图，金属化结构使能具有低(小于I欧姆)等价串联电阻(ESR)、极低(小于50fF)净电容以及净电容的极高线性度(距初始净电容小于10%的偏差)，导致适合于高速RF应用的最小RC延时。在图示的实施方案中，这种电性能结果是通过金属化结构的横向/水平工艺体系结构特征的组合来实现的，金属化结构包括多个低电阻金属指形件，减小形成用于保护器件的至少一个端子(例如，Tl，T2)的金属化结构的阻力，同时通过最大化相邻金属化结构之间的间距来最小化寄生净电容。下面，图4Α以及图4B-4D分别表示根据实施方案的高速接口保护器件200的平面图和各个剖视图。将理解的是，虽然金属化结构的结构特征在本文结合类似于上文结合图2所描述的器件的器件200进行了说明，但是图示的金属化结构的构思能够应用于本文公开的任何实施方案。
[0074]参考图4A-4D，器件200的金属化工艺体系结构包括第一 (Ml)至第八(M8)金属化层级404(M1)、408(M2)、412(M3)、416(M4)、420(M5)、424(M6)、428(M7)和432(M8)。如本文所使用的，金属化层级包括横向延伸的由例如Cu、Al、W、Si等导电材料形成的导电结构，仅列举了几个，例如，金属线，利用使用光刻掩膜图案化的导电结构，并且还包括竖直延伸的导电结构，诸如由诸如例如Cu、Al、W、Si等导电材料形成的通孔或触头，仅列举了几个，这些导电结构紧邻地位于横向延伸的导电结构的下方。因此，第一金属化层级(Ml)404包括在衬底303上方的最低层级金属线以及制作到位于PW或NW内的η+或p+区域的通孔或触头(例如，自对准硅化物或“硅化”触头)。类似地，M2 408包括位于Ml 404上方的下一较高层级的金属线以及制作到Ml 404的通孔或触头。M3 412至Μ8 432类似地定义为包含横向线以及位于它们下方的竖直连接。
[0075]在图4Α中，为清晰的目的，仅示出了上文结合图2所描述的一些半导体区域。器件200包括配置为横向上包围且围绕地平面电阻间隙的连续的矩形环形结构的PW 234，地平面电阻间隙又包围且围绕包含了上文结合图2所描述的串联连接的二极管和内置SCR器件的有源区域。如本文所描述的，有源区域由构建了有源器件的衬底的区域来限定，该区域能够由有源区域限定的隔离区域来定界，例如诸如浅沟槽隔离(STI)的介电隔离区域。在图示的实施方案中，有源区域由在X方向上的隔离238a和238b(图4B)、y方向上隔离238e与238f之间(图4C)以及y方向上隔离238i与238j之间(图4D)来限定。所有的隔离能够在由PW 234包含的环中彼此连接。而且在横向上由PW 234包围的是深N阱(DNW)206以及NW208。在图示的实施方案中，NW 208配置为矩形环形结构并且在横向上围绕且包围PW 204(图4A-4D)。然而，实施方案不限于此。涉及上文结合图2所描述的实施方案，图2的器件200的第一NW 208a和第二NW 208b对应于NW 208的环形结构在X方向上的相对侧。类似地，第二PW 234a和第三Pff 234b对应于配置为矩形环形结构的图4A的PW 234的X方向上的相对侧。
[0076]参考图4A-4D，器件200包括第一端子Tl(对应于图2的第一端子244a/244b)，其包括形成在Ml 404和M2 408中且在有源区域中沿z方向延伸的多个(图示了两个)横向捆扎的指形件244a’和244b’。捆扎的指形件244a’/244b’在捆扎区域中连接到形成在M3 412至M8432中的上方金属化结构(图4C和图4D)。器件200另外包括第二端子T2(对应图2的第二端子240)，其包括形成在Ml 303和M2 408中的一个或多个指形件240’(示出了一个)，这些指形件横向上介于第一和第二金属化结构230a与230b之间以及图1的两个指形件244a’与244b’之间J2的指形件240 ’竖直地连接到位于有源区域正上方的、形成在M3 412至118 432中的上方金属化结构(参考图4B) ο指形件240，、244a，和244b，中的每一个具有在约Iym与约1ym之间、约2.5μπι与约7.5μπι之间，例如约5μπι的在χ方向上的宽度。器件200另外包括配置为在横向上包围且围绕地平面电阻间隙的连续矩形环形结构的衬底-地平面金属化248，该衬底-地平面金属化248又包围且围绕有源区域。
[0077]图4B-4D分别示出了器件200的穿过在ζ方向上观察到的有源区域的χ方向上制作的剖面图，穿过在χ方向上观察到的η+区域216b的y方向上制作的剖面图以及穿过在χ方向上观察到的P+区域212a的y方向上的剖面图。在图示的实施方案中，金属化结构230a和230b能够通过到相应的η+区域和p+区域的自对准硅化(硅化)触头唯一地形成在Ml 404中，使得串联连接的二极管的串联电阻最小化。形成在Ml 404和M2 408中的Tl 244a’和244b’的指形件是细长的且在有源区域上方沿ζ方向延伸，横向地捆扎在Ml 404和M2 408中，并且竖直地连接到有源区域之外的较高级金属M3 412至M8 432，例如在隔离238f/238i上方(图4C和图4D)。该工艺体系结构允许形成在Ml 404和M2 408中的T2的指形件240’利用较高层级金属M3 412至M8 432竖直地连接在两个Tl指形件之间以及经其取路离开(图4B和图4C)，T2的指形件240’也是细长的且在有源区域内沿ζ方向延伸。图示的工艺体系结构有益地允许源自由图4C所示的金属线的寄生电容的最小化，将Tl指形件244a’/244b’和T2指形件240’限制到最低金属化层级(Ml 404和M2 408)，以及最小化Tl指形件244a’/244b’与T2指形件240’之间的距离，该距离由Tl指形件244a’/244b’与T2指形件240’的捆扎区域(隔离238f?上方的结构)之间的间隙LI来限定。间距可以是保持在2μπι以下、Ιμπ?以下或0.5μπι以下，例如是约0.4μπι的LI。同时，上方金属化结构(M3 412-Μ8 432)之间的最小距离L2实质上较大，例如，比LI至少大2χ，比LI至少大5χ，或者比LI至少大1x。该工艺体系结构最小化总的净寄生电容，因为金属线的高度随着增加的金属化层级而增加，并且如图所示，上方金属化层级间隔开L2，使得它们对净电容的贡献最小化。同时，具有多个指形件Tl，例如，244a’和244b’，得到较低的电阻。作为净结果，显著降低了总的RC延时，导致高速保护器件的快速响应。
[0078]图4A-4D所示的构思能够延伸到具有额外的阱区域和额外的Tl和T2两者指形件的器件，其可以包括作为上文结合图4A-4D所描述的串联连接二极管的部分的额外二极管。该构思图示在图4E中，其中具有“主要”符号的相似标记指代相对于图4A-4D的类似部件。图4E示出了器件200’，其类似于图4A-4D的器件200，除了不使用由NW 208a和NW 208b横向地围绕的一个PW 204(图4B)之外，在NW 208a的在χ方向上的左侧可以存在额外的交替PW和NW，以及在NW 208b的χ方向上的右侧的交替的PW和NW，使得形成适合数量的二极管以及TI (示出了 5个)以及T2(示出了 4个)指形件，其中T2和Tl的指形件以类似于上文结合图4A-4D所描述的方式进行捆扎。这些类型的器件在下面结合图17和图18Α/18Β进行图示说明。
[0079]图5是根据一些实施方案的从类似于结合图2所图示的器件的高速接口保护器件测得的DC电流-电压(IV)特性的曲线图500JC IV特性504、508和512分别对应于在25°C、85°C和1250C下测得的DC IV特性。将理解的是，如图所示，在对应于上文结合图2所描述的串联连接的二极管上的反向偏压的约+4V的工作条件下，在第二端子(T2)例如在1与第一端子(Tl)例如在Vss之间测得的泄漏电流在测量温度下保持在50nA以下。另一方面，在负电压以下的电流快速升至相对低电压(例如，小于约-1.5V)下的十微安，从而使得实现串联连接的二极管的正向偏压下的高电流能力。
[0080]图6A和图6B是根据一些实施方案的绘制来自与图2的器件200类似的反向偏压的高速接口保护器件的分别在25°C和125°C下测得的传输线脉冲(TLP)电流-电压(IV)特性604和654的曲线图600和650。利用具有300ps上升时间和10ns脉冲宽度的脉冲来诱发并且在第二端子(T2)与第一端子(Tl)之间的正电压下测量TLP IV特性604和654。将理解的是，在TLP脉冲条件下的测试使能实现例如在反向偏压下、在非脉冲条件下不可能实现的高电压条件下器件的击穿特性的测量。这是因为，在非脉冲条件下，在高电压条件下流动的电流可以足够高而破坏器件。通过确保在TLP脉冲条件下器件的反向偏压击穿电压充分高于正常工作电压，设计者能够置入保护裕度。如图所示，脉冲IV特性604和654指示在温度25°C和125°C下器件的反向偏压击穿电压超过15V。[0081 ] 仍参考图6A和图6B，曲线图600和650另外地绘制了在2.5V下分别在25°C和125°C下测得的DC泄漏电流-电压(IV)特性608和658。在器件经受了上述的传输线脉冲(TLP)条件之后测量泄漏IV特性608和658。将理解的是，在TLP应力之后监视的泄漏IV特性608和658指示器件没有被TLP应力破坏。泄漏电流的相对快速的变化可以是器件已经在之前记录的TLP脉冲下达到最大可维持电流能力的征兆。在图6A和图6B所示的测量中，观察到在反向偏压下的最大可维持电流约为50mA。
[0082]图7A和图7B是根据一些实施方案的在与上文结合图6A和图6B所描述的类似条件下来自与上文结合图2所描述的器件200类似的正向偏压高速接口保护器件的绘制分别在25°C和125°C下测得的传输线脉冲(TLP)电流-电压(IV)特性704和754的曲线图700和750。TLP IV特性704和754是利用具有与用来测量图6A和图6B的TLP IV特性相似的上升时间和脉冲宽度(300ps的上升时间和10ns的脉冲宽度)的脉冲但是在相反极性(第一端子(Tl)与第二端子(T2)之间的正电压)下测量的。在正向偏压条件下的图示的TLP IV特性证实了器件的高电流能力。如图所示，器件展现出约1.3A或更高的电流处理能力，这是在集成电路层级上以2，000V的人体模型应力条件的行业标准为基准的典型的电流处理能力级。
[0083]仍参考图7A和图7B，曲线图700和750另外绘制了在2.5V下分别在25°C和125°C下测得的DC泄漏电流-电压(IV)特性708和758 AC泄漏IV特性708和758是在器件经受上述的传输线脉冲(TLP)条件之后测量的。在TLP应力之后监视的DC泄漏IV特性708和758指示，器件尚未被TLP应力破坏。泄漏电流的相对快速的变化可以是器件已经在先前记录的TLP脉冲下达到最大可维持电流能力的征兆。证实在正向偏压下的最大可维持电流约为1.3A。
[0084]图8是根据一些实施方案的从与图2所示的器件类似的高速接口保护器件测得的响应于电压脉冲而测得的电压-时间曲线图800。特别地，曲线图800示出了在约IA的电流级别下随时间变化的暂态电压响应。如图所示，演示了在达到约3V的平稳状态时的相对低的电压过冲(〈3.3V)以及相对快的响应(〈1ns)，而经受了等同的IA应力电流导通，这等价于I，000V以上的人体模型应力电压电平。该测量证实了器件的快速恢复，一个在先进工艺技术中尤其期望而允许对于诸如输入接口处的薄栅极氧化物的敏感元件的有效电压箝位和过应力保护的特性。
[0085]图9是根据实施方案的示出从与图2所示的器件200类似的高速接口保护器件测得的电容-电压曲线图900的曲线图。如图所示，在T2与Tl之间测得的电容曲线904具有早-
1.0V至约+5V的测量电压范围内保持在约21 fF以下的电容值。将理解的是，对于高速接口应用，诸如高速时钟与高速模数转换器(ADC)，电容的演示值在期望的范围内，该期望范围可以是例如对于在lOGB/sec下工作的高数据率通信系统为亚50fF。特别地，曲线图900图示出，在约O和3.4V内，其可以对应于28nm技术节点的大信号操作范围，在约13fF与约17fF之间的测量电容值范围。
[0086]图10和图11是示出了保护器件1000A和1000B的电路示意图，其代表了本文所描述的高速接口保护器件的示例性的实现方式。保护器件1000A和1000B图示为两个实施例，其中高速接口保护器件的实施方案在共模1操作下实现。在保护器件1000A和1000B中的每一个中，接口 1电路1024和电源箝位电路1028并联地连接在高电压侧1016与低电压侧1020之间。在保护器件1000A和1000B中的每一个中，1 1012提供了用于提供1 1012与高电压侧1016(其可以为例如VDD)之间的升压保护的共同DC电压，以及用于提供1 1012与低电压侧1020(其可以为例如VSS)之间的降压保护。在器件100A和100B中的每一个中，1 1012与低电压侧1020之间的降压保护由高速接口保护器件1004来提供，其类似于上文结合图2所描述的器件200的等价电路，包括串联连接的二极管和内置SCR器件。高速接口保护器件1004与图2的器件200之间的相似标记指示在相似情形下类似工作的对应的部件。
[0087]在图10的器件1000A中，高电压侧1016与1 1012之间的升压保护也由保护器件1008来提供，保护器件1008包括串联连接的二极管和内置SCR器件，类似于器件1004，其中具有主要符号的相似标记指代与在类似情形下类似地工作的器件1004的那些部件对应的部件。因此，在图10的器件1000A中，在类似条件下触发升压保护和降压保护。相反，在图11的器件1000B中，高电压侧1016与1 1012之间的升压保护由耐高电压二极管触发的SCR器件1050来提供，其包括布置为SCR器件的双极结型晶体管1054和1062，SCR器件配置为由二极管1062来触发。在图11的器件1000B中，在与降压保护不同的条件下触发升压保护。
[0088]除了器件1000A和1000B的图示的实施方案之外，其它实现方式是可能的。例如，在一些实现方式中，类似于1004的两个保护器件能够以反并联构造来提供。在与图11有关的其它实现方式中，保护器件1004和1050的位置可以交换。另外，可以包含其它器件来替代图11中的SCR器件1050，例如，由图18B的等价电路图所表示的器件，使得得到的实现方式由下文论述的图18C的等价电路图来示出。
[0089]在下面，关于图12-18B，示出了保护接口保护器件的替选实施方案。在这些实施方案中，省略了具有图2中类似特征的一些特性的描述，例如具有相同附图标记的特征。
[0090]参考图12，高速接口保护器件1200包括半导体衬底1202，例如，P型半导体衬底，其中形成有第一 P阱(PW)1204以及邻近第一 P阱1204的每一侧的第一 N阱(NW)1208a和第二 N阱(NW)1208b。类似图2的器件，器件1200包括布置在如上文结合图2所描述的P阱和N阱中的与第一至第三重掺杂η型(n+)区域216a-216c交替的第一至第四重掺杂P型区域(p+)212a-212d。然而，不同于图2的器件，器件1200另外包括分别形成在第一 p+区域212a与第一 η+区域216a之间、第一η+区域216a与第二ρ+区域212b之间、第二ρ+区域212b与第二η+区域216b之间、第二 η+区域216b与第三p+区域212c之间、第三p+区域212c与第三η+区域216c之间以及第三η+区域216c与第四ρ+区域212d之间的第一至第六介电隔离1238a，1238b，1238c，1238d，1238e和1238f，例如浅沟槽隔离。也即，相反极性的重掺杂区域由隔离物介于其间。因此，省去了电浮动金属层(图2中的220a至220f)。如上文结合图1所描述的，隔离区域能够使得η+区域和ρ+区域相对紧靠近从而与不具有隔离区域的二极管相比，在二极管中提供高的电流密度以及抑制穿通和带间隧道。虽然在图示的实施方案中所有相邻的重掺杂区域由隔离区域介于其间，但是将理解，第一至第六重掺杂区域间隔离1238a-1238f中的一个或多个能够省去，并且在省去的情况下，浮动金属层可以形成在对应的相邻重掺杂区域之间，例如与上文结合图2所描述的浮动金属层220a至220f类似。发明人发现，器件1200能够提供与图2的器件200相比而言串联连接二极管的较高的阈值电压和/或内置SCR器件的较高的触发电压，以及较低的泄漏，至少部分是由于在相邻的重掺杂区域之间存在一个或多个隔离物。
[0091]参考图13，高速接口保护器件1300包括半导体衬底1302，其中形成有第一P阱(PW)1304、第一 N阱(NW)1308a和第二 N阱(NW)1308b。相对于图2的器件，第一 PW 1304中的重掺杂区域212a-212d和216a-216c中的每一个以及第二 NW的1312a和1312b由相反类型的重掺杂区域1316a-1316d和1312a-1312c替代。器件1300包括在第一 NW 1308a中的相对于图2的器件200的相应的重掺杂区域212a和216a处于交换后位置的第一重掺杂ρ型区域(ρ+) 1312a和第一重掺杂η型(n+)区域1316a。在第一PW 204中，第二重掺杂ρ区域(p+) 1312b介于第二重掺杂n(n+)区域1316b与第三重掺杂η型(n+)区域1316c之间，其掺杂类型与图2的器件200的类似定位的重掺杂区域的相反。类似地，在第二NW 1308b中，布置有第三重掺杂ρ型区域(P+ )1312c和第四重掺杂η型(n+)区域1316d，处于相对于图2的器件200的相应的重掺杂区域的交换后位置。
[0092]在器件1300中，不同于图2的器件以及类似于图12的器件，器件1300包括分别形成在第一 P+区域1312a与第二 η+区域1316b之间以及在第三η+区域1316c与第三ρ+区域1312c之间的第一和第二介电隔离物1338a和1338b，例如STI。这些隔离物1338a和1338b形成在重掺杂区域之间且在η阱和ρ阱(NW和PW)的结合处。第一至第四电浮动金属层1320a、1320b、1320(:和1320(1形成在第一η+区域1316a与第一ρ+区域1312a之间、第二 η+区域1316b与第二ρ+区域1312b之间、第二 ρ+区域1312b与第三η+区域1316c之间以及第三ρ+区域1312c与第四η+区域1316d之间。
[0093]仍参考图13，不同于图2的器件，在器件1300中，相邻二极管的重掺杂区域不在它们之间形成直接的电短接。相反，第一 η+区域1316a、第二 ρ+区域1312b和第四η+区域1316d由金属化结构(例如，Ml和M2中的)电短接，并且在一些实施方案中，电浮动。第一和第三ρ+区域1312a和1312c各自连接到第一端子Tl，第二和第三η+区域1316b和1316c各自连接到第二端子T2。发明人发现，与图2的器件200相比，器件1300可以具有串联连接二极管的相对较高的反向偏压击穿电压以及内置SCR器件的相对较低的暂态过冲，类似于上文结合图2所描述的，至少部分是由于存在重掺杂区域间隔离，以及电连接。
[0094]参考图14，高速接口保护器件1400包括半导体衬底1402，其中形成有第一P阱(PW)1404、第一 N阱(NW) 1408a和第二 N阱(NW) 1408b。器件1400类似于图2的器件200，除了图2的电浮动金属层220c从第一 NW 1408a与第一 PW 1404之间的结区域的表面省去以及图2的电浮动金属层220e从第一 PW 1404与第二 NW 1408b之间的结区域的表面省去。发明人已经发现，虽然器件1400不具有图2的电浮动金属层220c和220e并且不具有图12的介电隔离物1238b和1238e，但是当保持得充分低时NW 1408a,Pff 1404和NW 1408的掺杂浓度能够提供可接受的隔离级别，尤其当金属化结构230a和230b的阻抗充分低时。
[0095]参考图15，高速接口保护器件1500包括半导体衬底1502，其中形成有第一P阱(PW)1504、第一 N阱(NW) 1508a和第二 N阱(NW) 1508b。器件1500类似于图2的器件200，除了形成在第一NW 1508a中的第一重掺杂η型(n+)区域1516a横向地延伸到第一PW 1504中，从而遍历形成在第一 NW 1508a与第一 PW 1504之间的结。类似地，形成在第二 NW1508b中的第三重掺杂η型(n+)区域1516c横向地延伸到第一PW 1504中，从而遍历形成在第二 NW 1508b与第一Pff 1504之间的结。在一些实施方案中，第一和第三η+区域1516a和1516c中的一个或两个分别与第二和第三P+区域212b和212c直接接触，从而在它们之间形成电短接。将理解的是，虽然第一 η+区域1516a和第二 ρ+区域212b是半导体区域，但是因为两个区域重掺杂且接触，所以基本上没有PN结效应，并且得到的结构用来形成它们之间的电短接。类似地，第三n_区域1516c和第三ρ+区域212c起到在它们之间形成电短接的作用。相应地，从ρ+区域和n+区域横向地接触的表面上省去电浮动金属层，同样省去隔离物，以及还省去上述实施方案的金属化短接结构。发明人发现，与图2的器件200相比，器件1500，至少部分地由于接触的η+区域和P+区域，能够有益地提供串联连接二极管的较低的阈值电压以及内置SCR器件的较低触发电压，以及较低的暂态过冲和较低的泄漏电流。
[0096]参考图16，高速接口保护器件1600包括半导体衬底1602，其中形成有第一P阱(PW)1604、第一 N阱(NW)1608a和第二 N阱(NW)1608b。不同于图2的器件，深N阱1606形成了横向地围绕第一 NW 1608a、PW1604和第二 NW 1608b且接触第一和第二 NW 1608a和1608b的外侧的筒状物。第一至第四重掺杂n(n+)区域1616a-1616d以及第一至第三重掺杂p(p+)区域1612a-1612c的掺杂类型相对于图2的处于相同位置的重掺杂区域反向，并且与上文结合图13所描述的器件1300类似。第一至第六电浮动金属层1620a-1620f分别形成在第一 η+区域1616a与第一ρ+区域1612a之间、第二η+区域1616b与第二η+区域1612b之间、第一ρ+区域1612a与第二η+区域1616b之间、第二ρ+区域1612b与第三η+区域1616c之间、第三η+区域1616c与第三ρ+区域1612c之间以及第三ρ+区域1612c与第四η+区域1616d之间。
[0097]仍参考图16，器件1600另外包括第三N阱(NW) 1636a，其中形成有第五重掺杂η型(η+ )区域1616e，第三N阱(爾)1636&介于第二？阱(？1)234&与第一爾1608a之间。在一些实施方案中，第三N阱(NW)1636a接触第二P阱(PW)234a且在它们之间形成结。器件1600另外包括第四N阱(NW) 1636b，其中形成有电流重掺杂η型(n+)区域1616f，第四N阱(NW) 1636b介于第三P阱(PW)234b与第二NW 1608b之间。在一些实施方案中，第四N阱(NW)1636b接触第三P阱(PW)234b且在它们之间形成结。第一至第四隔离1638a，1638b，1638c和1638d分别形成在第一η+区域1616a与第五η+区域1616e之间、第四η+区域1616d与第六η+区域1616f之间、第五重掺杂P型(P+)区域212e与第五η+区域1616e之间以及第五重掺杂ρ型(ρ+)区域212f与第六η+区域1616f之间。
[0098]不同于不横向地延伸超过第一和第二 NW 1308a和1308b的图13的器件的深N阱(DNW)206，图16的器件的深N阱(DNW) 1606接触第一PW 1604以及第一和第二NW 1608a和1608b中的每一个的底边界，并且横向地延伸超过第一和第二 NW 1608a和1608b。在图示的实施方案中，深N阱(DNW) 1606通过接触第一和第二NW 1608a和1608b的外竖直横向边界而围绕第一和第二 NW 1608a，1608b ANW 1606进一步延伸以至少部分地接触第三和第四NW1636a和1636b的底边界。
[0099]仍参考图16，类似于图13的器件，第一 η+区域1616a、第二 ρ+区域1612b和第四η+区域1616d电短接，并且在一些实施方案中是电浮动。而且，类似于图13的器件，第一和第三ρ+区域1612a和1612c各自连接到第一端子Tl，并且第二和第三η+区域1616b和1616c各自连接到第二端子T2。另外，第五和第六η+区域1616e和1616f电短接，例如形成环，并且在一些实施方案中，电浮动。发明人发现，与图2的器件200相比，器件1600能够有益地提供在暂态应力条件期间对于较低的电压箝位能力具有较低导通态电阻和较快触发速度的嵌入式PNPNSCR。这些器件响应对于具有带低输入电阻的接口销的器件是期望的，以及用于保护在这些器件中的敏感电路元件，诸如输入栅。
[0100]根据各个实施方案，可以通过包含额外的串联的二极管以及其他来进一步设计包括上述的串联连接的二极管的阈值电压和双向晶体管的触发电压的操作参数。返回图2，例如，器件200包括:第一串联连接的二极管，其包括两个串联的二极管，即第一和第二二极管250、254(图3A中的350、354，表示为图3B的第一和第二电容器380，384)，以及第二串联连接的二极管，其包括两个串联的二极管，即，第三和第四二极管258，262(图3A中的358，362，表示为图3B的第三和第四电容器388，392)。可以包含额外的二极管作为串联连接的二极管的部分，如下文结合图17和图18所描述的。
[0101]参考图17，高速接口保护器件1700包括半导体衬底1702，其中形成有第一P阱(PW)1704、第一 N阱(NW) 1708a和第二 N阱(NW) 1708b。类似图2的器件，器件1700包括布置在P阱1704以及N阱1708a，1708b中的第一至第四重掺杂ρ型区域(p+)212a-212d以及第一至第三重掺杂η型(n+)区域216a-216c，如上文结合图2所描述的。
[0102]如此配置，类似于图2的器件，在图17的左侧，器件1700包括第一串联连接的二极管，其包含第一和第二二极管(表示为电容器)1780和1784，其中连接到第二端子(T2)1740的第二 n+区域216b充当阴极，第一串联连接的二极管经由第一金属化结构1730a串联地连接。类似地，在图17的右侧，器件1700包括第二串联连接的二极管，其包括类似形成和连接的第三和第四二极管(表示为电容器)1788和1792。
[0103]不同于图2的保护器件200，器件1700的每一侧均包括与第一和第二串联连接二极管串联连接的两个附加二极管。也即，在左侧的第五和第七二极管/电容器1760a和1768以及在右侧的第六和第八二极管/电容器1764和1772，它们进一步分别与第一和第二串联连接的二极管串联地连接。附加二极管形成在分别形成于第一 NW 1708a和第二 NW 1708b的外侧的第二 PW 1742a和第三PW 1742b中以及分别形成于第二 PW 1742a和第三PW1742b的外侧的第三NW 1738a和第四NW 1738b中。附加二极管进一步包括各自形成在第二PW 1742a中的第七P+区域1716a和第四η+区域1712a中、各自形成在第三PW 1742b中的第八ρ+区域1716b和第五η+区域1712b中、各自形成在第三NW 1738a中的第九ρ+区域1716c和第六η+区域1712c中以及各自形成在第四NW 1738b中的第十ρ+区域1716d和第七η+区域1712d中。
[0104]不同于图2的保护器件200，第九和第十ρ+区域1716c和1716d中的每一个均充当第一和第二串联连接二极管的总阳极且分别连接到第一端子(Tl)1744a和1744b。因此，在左侦U，第一串联连接的二极管/电容器包括第七二极管/电容器1768、第五二极管/电容器1760、第一二极管/电容器1780和第二二极管/电容器1784，其中相邻的电容器通过第一金属化结构1730a，第二金属化结构1730b和第三金属化结构1730c串联地电连接，其中第九ρ+区域1716c充当连接到Tl 1744a的总阳极，并且第二 η+区域216b充当连接到T2 1740的总阴极。类似地，在右侧，第二串联连接的二极管/电容器包括第八二极管/电容器1772、第六二极管/电容器1764、第三二极管/电容器1788以及第四二极管/电容器1792，其中相邻的电容器通过第四、第五和第六金属化结构1730d、1730e和1730f串联地电连接，其中第十ρ+区域1716d充当连接到Tl 1744b的总阳极，第二η+区域216b充当连接到T2 1740的总阴极。
[0105]另外，类似图2的器件200，在串联连接二极管的相邻的重掺杂区域之间，形成有电浮动金属层，其包括第一至第六电浮动金属层220a至220f，第七至第十电浮动金属层1720a至1720d以及第^^一至第十四电浮动金属层1720e至1720h。
[0106]参考图18A，高速接口保护器件1800包括半导体衬底1802，其中形成有第一P阱(PW) 1804、第一N阱(NW) 1808a和第二N阱(NW) 1808b。不同于图2的器件，第一和第二NW1808a和1808b中没有形成重掺杂区域。器件1800另外包括分别形成在第一和第二 NW 1808a和1808b的外侧的第二和第三PW 1812a和1812b;分别形成在第二和第三PW 1812a和1812b的外侧的第三和第四NW 1808c和1808d;分别形成在第三和第四NW 1808c和1808d的外侧的第四和第五PW 1812c和1812d，分别形成在第四和第五PW 1812c和1812d的外侧的第五和第六NW 1808e和1808f、分别形成在第五和第六NW 1808e和1808f的外侧的第六和第七PW1812e和1812f。因此，器件1800包括在χ方向上与N阱交替的多个P阱。与形成在每个NW的外侧的PW的宽度相比，第一至第六NW 1808a-1808e中的每一个的宽度窄很多，例如，小于50%，并且分别在其表面上形成了电浮动层1820f、18201、1820d、1820k、1820b和1820m。
[0107]类似于图2的器件，第一 PW 1804中形成有与中间的η+区域1816d隔开的两个ρ+区域1812d和1812e以及在ρ+区域1812d与η+区域1816d之间以及η+区域1816d和ρ+区域1812e之间的PW 1804的表面上的电浮动金属层1820g和1820h。第二至第七PW 1812a_1812f中的每一个中均形成有由η+区域分开的ρ+区域并且具有形成在中间区域的表面上的电浮动层。如图所示，电浮动层1820a, 1820c，1820e，1820 j，18201和1820η形成在第二至第七PW1812a-1812f的相应的ρ+区域与η+区域之间。在器件1800的左侧，η+区域1816a和ρ+区域1812b由第一金属化结构1830a电短接，并且η+区域1816c和ρ+区域1812c由第二金属化结构1830b电短接，从而提供二极管之间的串联连接，方式类似于结合图2所描述的。类似地，在器件1800的右半部，ρ+区域1812f和η+区域1816f由第三金属化结构1830c电短接，并且ρ+区域1812g和η+区域1816g由第四金属化结构1830d电短接，从而提供二极管之间的串联连接，方式类似于结合图2所描述的。
[0108]器件1800另外包括第七NW 1838a和第八NW 1838b，它们分别在第六PW 1812e和第七PW 1812f的外侧且由天然η型区域N-NTH和隔离物1738a和1738b分开。DNW 1804横向地延伸以接触第一至第六NW1808a-1808e以及第一至第七PW 1804和1812a_1812f中的每一个且与其重叠，并且至少部分地接触第七NW 1838a和第八NW 1838b中的每个且与其重叠。如本文所述的，天然区域是指由注入掺杂分布的尾边缘形成的区域，在该区域中掺杂剂浓度低于约 IxlO16/cm3，低于约 IxlO15/cm3，低于约 IxlO14/cm3，在约 IxlO15/cm3 与约 IxlO12/cm3 之间。因此，虽然N-NTH是DNW 1804的部分，但是相对于DNW 1804的在较小NW区域和PW区域下方的区域，横向在较小的NW区域与PW区域之间的N-NTH区域将具有实质上低的掺杂剂浓度(天然DNW区域浓度)。
[0109]器件1800另外包括第八PW 1834a和第九PW 1834b，它们分别在第七NW 1838a和第八NW 1838b外侧且由天然ρ型区域P-NTH(背景衬底掺杂级别)和隔离物1738c和1738d而分开。
[0110]第七和第八NW 1838a和1838b以及第八和第九PW 1834a和1834b中的每一个中分别形成有重掺杂P+区域1812k，18121，1812i和1812 j。
[0111]参考图18A的衬底表面上方的电连接，ρ+区域1812i和1812j分别接地248a和248b;P+区域1812k和18121分别连接到1 1852a和1 1852b;n+区域1816c和η+区域1816e共连接到第一端子(T1L-DNW——;并且ρ+区域1812d和ρ+区域1812e分别连接到第二端子(T2H-0丽)1856&和185613。另外4+区域18123 4+区域181211和11+区域1816(1电短接。
[0112]在操作中，器件1800提供了具有与图2的器件相比具有额外二极管的串联连接的二极管，从而提供较高的阈值电压。图18B的等价的电路图1800B，代表了器件1800的仅一半，示出了NPN晶体管1870和PNP晶体管1874的基极和发射极彼此连接而使得内置NPNPNSCR器件形成在第一端子TlL-DNW(直接连接到NPN晶体管1870的发射极)与第二端子T2H-DNW(直接连接到PNP晶体管1874的发射极)之间，方式与上文结合图2所描述的方式相似。等价电路图还示出了，在第一端子T1L-DNW(连接到PNP晶体管1874的发射极)与第二端子T2H-DNW(连接到NPN晶体管1870的发射极)之间，形成有第一至第四二极管1878、1882、1886和1890 JPN晶体管1870的基极以及PNP晶体管1874的集电极各自连接到第三二极管1886与第四二极管1890之间的节点。PNP晶体管1874的基极和NPN晶体管1870的集电极各自通过电阻器1898和第五二极管1894连接到VDD电源或第二端子T2H-DW。虽然图18B仅图示出了器件1800的左半部，但是器件1800的右半部也能够由类似的等价电路来表示。因此，图18B的等价电路1800B的二极管1878、1882、1886和1890对应于图18A的器件1800的左侧的二极管1878a、1882a、1886a和 1890a，同时对应于图 18A的器件 1800的二极管 1878b、1882b、1886b和1890b。类似地，图18B的等价电路1800B的NPN晶体管1870分别对应于图18A的器件1800的左侦_右侧的NPN晶体管1870a和1870b。类似地，图18B的等价电路1800B的PNP晶体管1874分别对应于图18A的器件1800的左侧和右侧的PNP晶体管1874a和1874b。
[0113]参考图18C，如上文参考图11所描述的，由图18B的等价电路表示的器件能够与由图11的等价电路1004表示的高速接口保护器件连接，替代图11的SCR器件1050。图18C的等价电路1800C类似于图11，除了图1800B的器件1800B连接在高压侧1016与1 1012之间。另夕卜，与器件1800B反并联的器件1800B’另外连接在高压侧1016与1 1012之间，以提供双极保护。
[0114]除非上下文明确要求，否则在说明书和权利要求书通篇，用词“包括”、“包括有”、“包含”、“包含有”等解释为包含的含义，与排他性或穷尽性的含义相反;也即，含义是“包含，但不限于”。本文一般使用的用于“親合”是指可以直接连接或者通过一个或多个中间元件连接的两个以上的元件。同样，本文一般使用的用语“连接”是指可以直接连接或者通过一个或多个中间元件连接的两个以上的元件。另外，当在本申请中使用时，用语“本文”、“上文”、“下文”和类似意思的用词应是指作为整体的本申请，而不是指本申请的任何特定部分。在上下文允许的情况下，使用单数或复数的上述用词还可以分别包含复数或单数。在提到两个以上项的列表的用词“或者”，该词涵盖了该词的以下全部解释:列表中的任意项、列表中的全部项以及列表中项的任意组合。
[0115]而且，本文所使用的情态语言，在没有具体陈述或者在所使用的上下文内理解，诸如“能够”、“可以”、“可能”、“会”、“例如”、“如”、“诸如”等以及其它一般意在传达一些实施方案包含一些特征、要素和/或状态，而其它实施方案不包含一些特征、要素和/或状态。因此，这些情态语言一般不意在暗示对于一个或多个实施方案由任何方式需要特定、要素和/或状态，或者一个或多个实施方案必然包含用于决策的逻辑，具有或不具有作者输入或提示，这些特性、要素和/或状态是否包含或者将要在任何特定实施方案中实施。
[0116]虽然已经描述了本发明的一些实施方案，这些实施方案仅通过实施例的方式来呈现，而不意在限制公开的范围。事实上，本文所描述的新颖的装置、方法和系统可以通过各种其它形式来具体实施;此外，本文所描述的方法和系统的形式上的各种省略、替代和改变可以在不偏离本公开的精神的情况下做出。上述各个实施方案的要素和行为的任何适合的组合能够组合来提供进一步的实施方案。随附的权利要求书及其等同方案意在涵盖这些落入本公开的范围和精神内的这些形式或变型例。
[0117]在一些实施方案中，在集成电路器件中:所述第一PN二极管进一步包括形成在所述N阱中且在所述第一 ρ+区域与所述第一 n+区域之间的第一介电隔离;所述第二 PN 二极管进一步包括形成在所述P阱中且在所述第二 P+区域与所述第二 n+区域之间的第二介电隔离;所述第三PN 二极管进一步包括形成在所述P阱中且在所述第三P+区域与所述第二 n+区域之间的第三介电隔离；以及所述第四PN二极管进一步包括形成在所述第二N阱中且在所述第四P+区域与所述第三n+区域之间的第四介电隔离。
[0118]在一些实施方案中，集成电路器件进一步包括:第二P阱，其位于所述N阱的与面向所述P阱的一侧相对的外侧;第三N阱，其位于所述第二P阱的与面向所述P阱的一侧相对的外侧;第三P阱，其位于所述第二N阱的与面向所述P阱的一侧相对的外侧；以及第四N阱，其位于所述第三P阱的与面向所述P阱的一侧相对的外侧，其中所述第二 P阱、所述第三N阱、所述第三P阱和所述第四N阱中的每一个中均形成有附加二极管，所述附加二极管包括P+区域、n+区域以及形成在下一个的阱的表面之上且在所述P+区域与所述n+区域之间的电浮动金属层，其中所述第一多个串联连接的二极管包括第二 P阱和第三N阱的二极管，并且所述第二多个串联连接的二极管包括第三P阱和第四N阱的二极管，以及其中第三N阱和第四N阱的P+区域中的每一个均连接到充当第一和第二多个串联连接的二极管的共同阳极的第一端子，并且第二 n+区域连接到充当第一和第二多个串联连接的二极管的共同阴极的第二端子。
[0119]在一些实施方案中，在集成电路器件中，所述第一和第二金属化结构中的每一个均形成在最接近所述衬底的金属化层级中。
[0120]在一些实施方案中，在集成电路器件中，所述第一端子包括各自形成在较低金属化层级中且在N阱和第二 N阱中的一个之上的第一导电指形件，并且所述第二端子包括形成在所述较低金属化层级中且在P阱之上的第二导电指形件。
[0121]在一些实施方案中，在集成电路器件中，所述第一端子的指形件横向地捆扎在所述较低金属化层级中的P阱的外部并且垂直地连接到形成在较高金属化层级上的第一端子金属线，并且其中所述第二端子的指形件垂直地连接到形成在较高金属化层级上的第二端子金属线，其中第二端子金属线与第一端子金属线之间的第一最小距离比所述第一导电指形件与所述第二导电指形件之间的第二最小距离大至少5x。
[0122]在一些实施方案中，在集成电路器件中，所述第一导电指形件和所述第二导电指形件中的每一个具有约2.5μπι与约7.5μπι之间的宽度。
[0123]在一些实施方案中，在集成电路器件中，所述半导体衬底是P型半导体衬底，并且其中所述至少两个阱包括P阱和N阱，在所述P阱与所述N阱之间形成结区域，并且其中所述深阱是在所述N阱和所述P阱下面横向地延伸且接触所述N阱和所述P阱的深N阱，所述第一导电类型的第一重掺杂区域是第一 P+区域，并且所述第二导电类型的所述第一重掺杂区域是第一η+区域，所述第一p.区域和所述第一η+区域各自形成在所述N阱中，所述第一导电类型的第二重掺杂区域是第二 P+区域，并且所述第二导电类型的所述第二重掺杂区域是第二η+区域，所述第二P+区域和所述第二η+区域各自形成在所述P阱中，并且所述器件包括具有阈值电压的第一多个串联连接的二极管，所述二极管包括:所述第一 η+区域和所述第一 P+区域，形成在所述N阱的表面之上且在所述第一 η+区域与所述第一 P+区域之间延伸而不重叠所述第一 η+区域与所述第一 p.区域的第一电浮动金属层，所述第二重掺杂η+区域和所述第二 P+区域，以及形成在所述P阱的表面之上且在所述第二 η+区域与所述第二 P+区域之间延伸而不重叠所述第二 η+区域与所述第二 P+区域的第二电浮动金属层。
[0124]在一些实施方案中，在集成电路器件中，所述深N阱形成围绕所述N阱、所述P阱和所述第二N阱的槽区，所述槽区接触所述N阱和所述第二N阱的底侧和外侧。
[0125]在一些实施方案中，集成电路器件进一步包括金属化结构，所述金属化结构接触所述第一 n+区域和所述第二 P+区域而在它们之间形成电短接。
[0126]在一些实施方案中，在集成电路器件中，所述金属化结构包括形成在所述集成电路器件的第一金属化层级中的金属线。
[0127]在一些实施方案中，集成电路器件进一步包括:与所述P阱形成结的第二N阱，其中所述深N阱横向地进一步延伸以接触所述第二N阱;具有第二阈值电压的第二多个串联连接的二极管，包括:形成在所述P阱中的第三P+区域;形成在所述P阱的表面之上且在所述第三P+区域与所述第二 η+区域之间延伸而不重叠所述第三P+区域与所述第二 η+区域的第三电浮动金属层;第四P+区域和第三η+区域，各自形成在所述第二N阱中；以及形成在所述第二N阱的表面之上且在所述第四η+区域与所述第三P+区域之间而不重叠所述第四η+区域与所述第三P+区域的第四电浮动金属层；以及第二PNPN娃控整流器(SCR)，其具有第二触发电压且包括第三P+区域、所述第二 N阱、所述深N阱、所述P阱和所述第三η+区域。
[0128]在一些实施方案中，集成电路器件进一步包括形成在与所述N阱与所述P阱之间的结交叉的表面之上且在所述第一 η+区域与所述第二 P+区域之间延伸而不重叠所述第一 η+区域与所述第二 P+区域的第三电浮动金属层，其中所述第一和第四P+区域中的每一个均连接到充当共同阳极的第一端子，并且所述第二 η+区域连接到充当共同阴极的第二端子，所述共同阳极和所述共同阴极为所述串联连接的二极管和所述PNPN SCR共用。
[0129]在一些实施方案中，在集成电路器件中，所述第一至第四电浮动金属层中的每一个由与所述半导体衬底的导带边缘相比更接近所述半导体衬底的价带边缘的功函数的P型金属形成。
[0130]在一些实施方案中，在集成电路器件中，所述第一和第二电浮动金属中的每一个均包括招。
[0131]在一些实施方案中，在集成电路器件中，所述第一η+区域横向地延伸到所述P阱中以接触所述第二 P+区域从而形成第一电短接结构，并且其中所述第三η+区域横向地延伸到所述P阱中以接触所述第三P+区域从而形成第二电短接结构，其中所述第一和第四P+区域中的每一个均连接到充当共同阳极的第一端子，并且所述第二 η+区域连接到充当共同阴极的第二端子，所述共同阳极和所述共同阴极为串联连接的二极管和所述PNPN SCR共用。
[0132]在一些实施方案中，集成电路器件进一步包括:与所述P阱形成结的第二N阱，其中所述深N阱横向地进一步延伸以接触所述第二N阱;具有第二阈值电压的第二多个串联连接的二极管，包括:形成在所述P阱中的第三η+区域，形成在所述P阱的表面之上且在所述第三η+区域与所述第二 P+区域之间延伸而不重叠所述第三η+区域与所述第二 P+区域的第三电浮动金属层，各自形成在所述第二 N阱中的第四η+区域和第三重掺杂P区域(P+)区域，以及形成在所述N阱的表面之上且在所述第四η+区域与所述第三P+区域之间延伸且不重叠所述第四η+区域与所述第三P+区域的第四电浮动金属层；以及第二PNPN硅控整流器(SCR)，其具有第二触发电压且包括第三P+区域、所述第二 N阱、所述深N阱、所述P阱和所述第三η+区域。
[0133]在一些实施方案中，在集成电路器件中，所述第一P+区域和所述第三P+区域各自连接到第一端子，并且其中所述第二 η+区域和所述第三η+区域各自连接到第二端子。
[0134]在一些实施方案中，在集成电路器件中，第一介电隔离形成在所述第一P+区域与所述第二 n+区域之间且在所述第一 N阱与所述P阱之间的结处，并且其中所述第二介电隔离形成在所述第三η+区域与所述第三P+区域之间且在所述P阱与所述第二 N阱之间的结处。
[0135]在一些实施方案中，在集成电路器件中，所述第一η+区域、所述第二P+区域和所述第四η+区域各自相互电连接而形成处于共同电压节点且电浮动的电短接结构。
[0136]在一些实施方案中，集成电路器件进一步包括形成在所述第一P+区域与所述第二η+区域之间且与所述第一N阱与所述P阱之间的结交叉的第五电浮动金属层，以及形成在所述第三P+区域与所述第三P+区域之间且与所述P阱与所述第二 N阱之间的结交叉的第六电浮动金属层。
[0137]在一些实施方案中，集成电路装置包括形成在半导体衬底中的至少一个集成半导体器件，所述至少一个集成器件包括:第一导电类型的第一阱，其中形成有第一PN二极管，所述第一 PN 二极管包括第一导电类型的第一重掺杂区域以及第二导电类型的第一重掺杂区域，并且进一步在所述第一导电类型的第一重掺杂区域与所述第二导电类型的第一重掺杂区域之间的表面处形成第一浮动金属层;第二导电类型的多个阱，其形成在所述第一导电类型的第一阱的横向侧，所述第二导电类型的每个阱具有表面，浮动金属层形成在所述表面上;所述第一导电类型的多个阱，其形成在所述第一导电类型的第一阱的横向侧且在横向方向上与所述第二导电类型的阱交替，其中所述第一导电类型的多个阱中的每一个中形成有二极管，所述二极管包括所述第一导电类型的重掺杂区域、所述第二导电类型的重掺杂区域以及形成在所述第一导电类型的相应的重掺杂区域与所述第二导电类型的相应的重掺杂区域之间的表面处的浮动金属层。
[0138]在一些实施方案中，在集成电路装置中:形成在距所述第一导电类型的第一阱最远的所述第一导电类型的第二阱中的第二 PN二极管，其中所述第一 PN二极管和所述第二 PN二极管由第一电短接结构电短接，所述第一电短接结构形成在所述第一导电类型的第二阱的第二类型的第一重掺杂区域与第一类型的第二重掺杂区域之间。
[0139]在一些实施方案中，在集成电路装置中，具有触发电压的PNPN硅控整流器(SCR)由第一导电类型的第一重掺杂区域、邻近第一导电类型的第一阱的第二导电类型的第一阱、深阱、邻近第二导电类型的第一阱的第一导电类型的第三阱以及形成在第一导电类型的第三阱中的第二导电类型的第三重掺杂区域形成。
[0140]在一些实施方案中，集成电路装置进一步包括:第三PN二极管，其形成在所述第一导电类型的第三阱中且包括第一导电类型的第三重掺杂区域和第二导电类型的第三重掺杂区域。
[0141]在一些实施方案中，集成电路装置进一步包括:形成在所述第一导电类型的第四阱中的第四二极管，所述第一导电类型的第四阱形成在第一导电类型的第二阱和第三阱之间，所述第四二极管包括第一导电类型的第四重掺杂区域和第二导电类型的第四重掺杂区域，其中所述第一导电类型的第二阱的第一类型的第二重掺杂区域和第一导电类型的第四阱的第四重掺杂区域通过第二金属化结构彼此电短接。
[0142]在一些实施方案中，在集成电路装置中，所述第一导电类型的第四阱的第一类型的重掺杂区域以及第二导电类型的第二重掺杂区域通过第三金属化结构电短接，使得形成串联连接的二极管，串联连接的二极管包括由第一金属化结构连接的第一 PN 二极管和第二PN二极管、由所述第二金属化结构连接的第二PN二极管和第四PN二极管以及由第三金属化结构连接的第四PN 二极管和第三PN 二极管。
[0143]在一些实施方案中，在集成电路装置中，所述第一导电类型的第三阱的第二导电类型的第二重掺杂区域连接到第一端子，并且其中所述第一导电类型的第一阱的第一导电类型的第一重掺杂区域连接到第二端子，其中所述第一端子形成所述PNPN SCR和串联连接的二极管的共同阴极，并且其中所述第二端子形成所述PNPN SCR的共同阳极。
[0144]在一些实施方案中，集成电路装置包括以反并联构造布置的前述两个集成半导体器件，其中两个半导体器件中的一个具有连接到第一端子的第一 PN 二极管的阳极以及连接到第二端子的、形成在第一导电类型的多个阱中的一个阱中的二极管的阴极，而两个半导体器件中的另一个具有连接到第二端子的第一 PN 二极管的阳极以及连接到第一端子的、形成在第一导电类型的多个阱中的一个阱中的二极管的阴极，使得以反并联构造布置的两个半导体器件是双极型保护器件。
[0145]在一些实施方案中，集成电路装置进一步包括前述的集成电路器件，其中共同阴极连接到第二端子的第二端子，其中第二端子充当集成电路装置的10，并且第一端子构造为接收相对于1的第一极性的电压，并且其中所述共同阳极构造为接收相对于1的第二极性的电压。
【主权项】
1.集成电路器件，包括: 半导体衬底，其中形成有至少两个阱和在所述至少两个阱下面且接触所述至少两个阱的深讲； 第一 PN 二极管，其形成在所述至少两个阱中的一个中且包括第一导电类型的第一重掺杂区域以及第二导电类型的第一重掺杂区域； 第二 PN 二极管，其形成在所述至少两个阱中的另一个中且包括所述第一导电类型的第二重掺杂区域以及所述第二导电类型的第二重掺杂区域， 其中所述第一 PN二极管和所述第二 PN二极管通过电短接结构电短接而形成具有阈值电压的第一多个串联连接的二极管；以及 PNPN硅控整流器(SCR)，其具有触发电压且包括所述第一导电类型的所述第一重掺杂区域、所述至少两个阱、所述深阱以及所述第二导电类型的所述第二重掺杂区域。2.如权利要求1所述的集成电路器件，其中所述阱的掺杂浓度、相邻的所述重掺杂区域之间的距离以及所述电短接结构的电阻使得所述阈值电压低于所述触发电压。3.如权利要求1所述的集成电路器件，其中: 所述半导体衬底是P型半导体衬底，并且其中所述至少两个阱包括N阱和横向上邻近于所述N阱的P阱，并且所述深阱是深N阱， 所述第一导电类型的所述第一重掺杂区域是第一 P+区域，并且所述第二导电类型的所述第一重掺杂区域是第一 n+区域，所述第一 P+区域和所述第一 n+区域各自形成在所述N阱中， 所述第一导电类型的所述第二重掺杂区域是第二 P+区域，并且所述第二导电类型的所述第二重掺杂区域是第二 n+区域，所述第二 P+区域和所述第二 n+区域各自形成在所述P阱中，并且 所述第一 PN 二极管和所述第二 PN 二极管通过接触所述第一 n+区域和所述第二 P+区域的金属化结构电短接。4.如权利要求3所述的集成电路器件，进一步包括: 第二N阱，其横向地邻近所述P阱形成而使得所述P阱介于所述N阱与所述第二N阱之间，所述深N讲横向上进一步延伸而接触所述第二 N讲； 第三PN 二极管，其包括第三p+区域和所述第二 n+区域，第三p+区域和所述第二 n+区域各自形成在所述P阱中； 第四PN 二极管，其包括第四p+区域和所述第三n+区域，第四p+区域和所述第三n+区域各自形成在所述第二 N阱中； 第二金属化结构，其接触所述第三η+区域和所述第三P+区域以在它们之间形成电短接，使得所述第三PN 二极管和所述第四PN 二极管形成具有第二阈值电压的第二多个串联连接的二极管；以及 第二PNPN娃控整流器(SCR)，其具有第二触发电压，包括所述第四P+区域、所述第二N阱、所述深N阱、所述P阱和所述第二 η+区域， 其中所述阱的掺杂浓度、相邻的重掺杂区域之间的距离以及所述金属化结构使得所述第二阈值电压低于所述第二触发电压。5.如权利要求4所述的集成电路器件，其中所述第一η+区域、所述第二 P+区域、所述N阱和所述P阱具有如下掺杂浓度，当所述第一 n+区域处于比所述第二 P+区域高的电压时，通过所述N阱区域和所述P阱区域从所述第一 n+区域到所述第二 P+区域的电通路具有比短接所述第一 n+区域和所述第二 P+区域的所述金属化结构的电阻实质上高的电阻。6.如权利要求5所述的集成电路器件，其中所述第一至第三n+区域和所述第一至第四P+区域各自掺杂成具有约lxlO'm—3和约SxlO'm—3之间的活性掺杂剂浓度，并且其中所述N阱、所述P阱、所述第二N阱和所述深N阱各自掺杂成具有约1.5X1016cm—3和约7.5X1016cm—3之间的活性掺杂剂浓度，并且其中每个所述金属化结构的总电阻在约100欧姆和约1000欧姆之间。7.如权利要求4所述的集成电路器件，其中所述第一P+区域和所述第四P+区域中的每一个都连接到充当共同阳极的第一端子，并且所述第二 η+区域连接到充当共同阴极的第二端子，所述共同阳极和所述共同阴极共用于所述第一和第二串联连接的二极管以及所述第一和第二PNPN SCR。8.如权利要求7所述的集成电路器件，其中: 所述第一 PN 二极管进一步包括形成在所述N阱的表面之上且在所述第一 P+区域与所述第一 η+区域之间的第一电浮动金属层； 所述第二 PN 二极管进一步包括形成在所述P阱的表面之上且在所述第二 P+区域与所述第二 η+区域之间的第二电浮动金属层； 所述第三PN 二极管进一步包括形成在所述P阱的表面之上且在所述第三P+区域与所述第二 η+区域之间的第三电浮动金属层； 所述第四PN 二极管进一步包括形成在所述第二 N阱的表面之上且在所述第四P+区域与所述第三η+区域之间的第三电浮动金属层。9.如权利要求8所述的集成电路器件，其中第一至第四电浮动金属层中的每一个通过中间的绝缘氧化物与相应阱的下伏表面分开。10.如权利要求8所述的集成电路器件，进一步包括形成在所述第一η+区域与所述第二 P+区域之间且与形成在所述N阱与所述P阱之间的结交叉的第五电浮动金属层，以及形成在所述第三P+区域与所述第三η+区域之间且与形成在所述P阱与所述第二 N阱之间的结交叉的第六电浮动金属层。
【文档编号】H01L27/02GK106057795SQ201610207407
【公开日】2016年10月26日
【申请日】2016年4月6日 公开号201610207407.0, CN 106057795 A, CN 106057795A, CN 201610207407, CN-A-106057795, CN106057795 A, CN106057795A, CN201610207407, CN201610207407.0
【发明人】J·A·塞尔瑟多, 乔纳森·法伊弗
【申请人】美国亚德诺半导体公司