平面双面电极模拟光电探测器芯片的制作方法
【专利摘要】本实用新型提出了一种平面双面电极模拟光电探测器芯片，包括：正负极焊盘；外延片，设置在正负极焊盘上，所述外延片包括：S半绝缘型InP半导体衬底、在所述S半绝缘型InP半导体衬底上依序生成的缓冲层、吸收层、过渡层、顶层，以及在所述吸收层、所述过渡层与所述顶层中形成掺杂光敏区和在所述过渡层与所述顶层中形成限制沟；钝化膜层，形成在所述顶层、所述掺杂光敏区和所述限制沟上；增透过渡薄膜层，形成在所述钝化膜层上；n型电极金属层，形成在所述外延片的背面；P型电极金属层，形成在所述增透过渡薄膜层与所述掺杂光敏区的部分表面上。如此，可以有效地降低模拟光电探测器芯片的失真，同时提高模拟光电探测器芯片的带宽、成品率和可靠性。
【专利说明】
平面双面电极模拟光电探测器芯片
技术领域
[0001]本实用新型涉及芯片技术领域，具体而言，涉及一种平面双面电极模拟光电探测器芯片。
【背景技术】
[0002]目前，光电探测器芯片分为数字光电探测器芯片、模拟光电探测器芯片和雪崩光电探测器芯片三大类。其中，模拟光电探测器芯片主要应用于光纤CATV(C0mmunityAntenna Televis1n，广电有线电视网络)接收系统、掺铒光纤放大器(EDFA，Erbium DopedFiber Amplifier)系统，以及光纤FTTP(Fiber To The Premise，光纤到用户所在地)接收系统。
[0003]为实现模拟光电探测器芯片的低失真，需要模拟光电探测器芯片在尽量低的反向偏置电压下实现全耗尽，以保证模拟光电探测器芯片的电容不会随着反向偏置电压的增加而变化，传统的做法是采用台面结构来实现模拟光电探测器芯片的全耗尽。然而，具有台面结构的模拟光电探测器芯片必然面临如下问题:1、表面钝化难，暗电流大;2、ESD(Electro-Static discharge，静电释放)阈值低;3、可靠性差;4、制作工艺难度大;5、成品率低;6、制作成本高。
[0004]因此，如何降低模拟光电探测器芯片的失真，同时提高模拟光电探测器芯片的带宽、成品率和可靠性成为目前亟待解决的问题。
【实用新型内容】
[0005]本实用新型正是基于上述问题，提出了一种新的技术方案，可以有效地降低模拟光电探测器芯片的失真，同时提高了模拟光电探测器芯片的带宽、成品率和可靠性。
[0006]有鉴于此，本实用新型的第一方面提出了一种平面双面电极模拟光电探测器芯片，包括:正负极焊盘;外延片，设置在所述正负极焊盘上，所述外延片包括:S半绝缘型InP半导体衬底、在所述S半绝缘型InP半导体衬底上依序生成的缓冲层、吸收层、过渡层、顶层，以及在所述吸收层、所述过渡层与所述顶层中形成掺杂光敏区和在所述过渡层与所述顶层中形成限制沟;钝化膜层，形成在所述顶层、所述掺杂光敏区和所述限制沟上;增透过渡薄膜层，形成在所述钝化膜层上;η型电极金属层，形成在所述外延片的背面;P型电极金属层，形成在所述增透过渡薄膜层与所述掺杂光敏区的部分表面上。
[0007]在该技术方案中，通过采用S(即元素:硫)半绝缘型InP(磷化铟)半导体衬底作为外延片的衬底，可以有效地降低平面双面电极模拟光电探测器芯片的工作电压。另外，通过在过渡层和顶层中设置限制沟，可以降低平面双面电极模拟光电探测器芯片中高频模拟信号的二阶和三阶组合失真，同时，在外延片的正面和背面分别形成正负电极(即P型电极金属层和η型电极金属层)，可以有效地降低平面双面电极模拟光电探测器芯片的分布参数，从而提高了平面双面电极模拟光电探测器芯片的带宽。
[0008]另外，由于平面双面电极模拟光电探测器芯片的双面电极结构(即在外延片的正面形成有P型电极金属层，在外延片的背面形成有η型电极金属层)，使得该平面双面电极模拟光电探测器芯片相较于相关技术中的平面共面电极模拟光电探测器芯片的结构更加简单、成品率更高、暗电流更小以及制作成本更低。
[0009]在上述技术方案中，优选地，所述缓冲层为η型InP缓冲层以及所述过渡层为η型InP过渡层。
[0010]在该技术方案中，通过采用η型InP缓冲层以及η型InP过渡层，可以使得外延片具有较高的载流子迀移率，从而有效地提高平面双面电极模拟光电探测器芯片的导电率。
[0011]在上述任一技术方案中，优选地，所述吸收层为i型InGaAs吸收层。
[0012]在该技术方案中，通过采用i型InGaAs(即元素:铟、镓、砷)吸收层作为平面双面电极模拟光电探测器芯片的吸收层，可提升吸收层的均匀性，从而进一步地提升平面双面电极模拟光电探测器芯片的性能。
[0013]在上述任一技术方案中，优选地，所述顶层为η型至少三元以上的m-V族顶层。
[0014]在该技术方案中，由于三元以上的m-v族元素具有较好的载流子迀移率，且光吸收系数较大，光电特效较好，因此，可以采用η型至少三元以上的m-v族顶层作为外延片的顶层，以提升平面双面电极模拟光电探测器芯片的响应度。
[0015]在上述任一技术方案中，优选地，所述η型至少三元以上的m-V族顶层为η型InGaAs顶层或η型InGaAsP顶层。
[0016]在该技术方案中，η型至少三元以上的H1-V族顶层为η型InGaAs或η型InGaAsP(即元素:铟、镓、砷、磷)顶层，可以使得平面双面电极模拟光电探测器芯片具有较高的载流子迀移率和抗辐照特性。
[0017]在上述任一技术方案中，优选地，所述限制沟的宽度大于ΙΟμπ?且小于35μπι;所述限制沟的内边界与所述掺杂光敏区的边界的距离大于3μπι且小于15μπι。
[0018]在该技术方案中，通过进一步地限定限制沟的宽度以及限制沟的内边界与掺杂光敏区的边界的距离，可以使得平面双面电极模拟光电探测器芯片的结构更加精准。
[0019]在上述任一技术方案中，优选地，所述掺杂光敏区与所述限制沟为Zn掺杂或者Ge掺杂。
[0020]在该技术方案中，掺杂光敏区和限制沟均为Zn(即元素:锌)掺杂或者Ge(即元素:锗)掺杂，另外，可以通过开管、闭管或者MOCVD(Metal_organic Chemical VaporDeposit1n，金属有机化合物化学气相沉淀)扩散来获取掺杂光敏区和限制沟。
[0021]在上述任一技术方案中，优选地，采用等离子体增强化学气相沉积法在所述顶层、所述掺杂光敏区和所述限制沟上形成所述钝化膜层。
[0022]在该技术方案中，通过采用等离子体增强化学气相沉积法(PECVD，PlasmaEnhanced Chemical Vapor Deposit1n)在顶层、掺杂光敏区和限制沟上形成钝化膜层，不仅可以提升形成钝化膜层的速率，还可以使得钝化膜层的针孔较少，不易龟裂。
[0023]在上述任一技术方案中，优选地，采用真空镀膜法、电子束法或溅射法在所述增透过渡薄膜层与所述掺杂光敏区的部分表面上形成所述P型电极金属层。
[0024]在该技术方案中，可以采用不同的方法来形成P型电极金属层，其中，通过采用溅射法在增透过渡薄膜层与掺杂光敏区的部分表面上形成P型电极金属层，具有温度低、速率尚等优点。
[0025]在上述任一技术方案中，优选地，采用选择性干法刻蚀法、光刻或腐蚀法在所述过渡层与所述顶层中形成所述限制沟。
[0026]在该技术方案中，由于选择性干法刻蚀法、光刻或腐蚀法具有刻蚀速率高、各向异性好等优点，因此，可以通过采用选择性干法刻蚀法、光刻，或者腐蚀法在过渡层与顶层中形成限制沟。
[0027]通过本实用新型的技术方案，可以有效地降低模拟光电探测器芯片的失真，同时提高了模拟光电探测器芯片的带宽、成品率和可靠性。
【附图说明】
[0028]图1示出了根据本实用新型的一个实施例的平面双面电极模拟光电探测器芯片的俯视图；
[0029]图2是图1在A-A方向的剖视图；
[0030]图3示出了根据本实用新型的一个实施例的掺杂光敏区与限制沟的俯视图。
[0031]其中，图1、图2和图3中附图的标记与部件名称之间的对应关系为:
[0032]I正负极焊盘，2外延片，3η型电极金属层，4S半绝缘型InP半导体衬底，5缓冲层，6吸收层，7过渡层，8顶层，9钝化膜层，10增透过渡薄膜层，IlP型电极金属层，12掺杂光敏区，13限制沟。
【具体实施方式】
[0033]为了可以更清楚地理解本实用新型的上述目的、特征和优点，下面结合附图和【具体实施方式】对本实用新型进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0034]在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是，本实用新型还可以采用其他不同于在此描述的其他方式来实施，因此，本实用新型的保护范围并不受下面公开的具体实施例的限制。
[0035]如图1和图2所示，根据本实用新型的一个实施例的平面双面电极模拟光电探测器芯片，包括:正负极焊盘I;外延片2，设置在所述正负极焊盘I上，所述外延片2包括:S半绝缘型InP半导体衬底4、在所述S半绝缘型InP半导体衬底4上依序生成的缓冲层5、吸收层6、过渡层7、顶层8，以及在所述吸收层6、所述过渡层7与所述顶层8中形成掺杂光敏区12和在所述过渡层7与所述顶层8中形成限制沟13;钝化膜层9，形成在所述顶层8、所述掺杂光敏区12和所述限制沟13上;增透过渡薄膜层10，形成在所述钝化膜层9上;η型电极金属层3，形成在所述外延片2的背面;P型电极金属层11，形成在所述增透过渡薄膜层10与所述掺杂光敏区12的部分表面上。
[0036]在该技术方案中，通过采用S(即元素:硫)半绝缘型InP(磷化铟)半导体衬底4作为外延片的衬底，可以有效地降低平面双面电极模拟光电探测器芯片的工作电压。另外，通过在过渡层7和顶层8中设置限制沟13，可以降低平面双面电极模拟光电探测器芯片中高频模拟信号的二阶和三阶组合失真，同时，在外延片2的正面和背面分别形成正负电极(S卩P型电极金属层11和η型电极金属层3)，可以有效地降低平面双面电极模拟光电探测器芯片的分布参数，从而提高了平面双面电极模拟光电探测器芯片的带宽。
[0037]另外，由于平面双面电极模拟光电探测器芯片的双面电极结构(即在外延片2的正面形成有P型电极金属层11，在外延片2的背面形成有η型电极金属层3)，使得该平面双面电极模拟光电探测器芯片相较于相关技术中的平面共面电极模拟光电探测器芯片的结构更加简单、成品率更高、暗电流更小以及制作成本更低。
[0038]在上述技术方案中，优选地，所述缓冲层5为η型InP缓冲层以及所述过渡层为η型InP过渡层。
[0039]在该技术方案中，通过采用η型InP缓冲层以及η型InP过渡层，可以使得外延片具有较高的载流子迀移率，从而有效地提高平面双面电极模拟光电探测器芯片的导电率。
[0040]在上述任一技术方案中，优选地，所述吸收层6为i型InGaAs吸收层。
[0041]在该技术方案中，通过采用i型InGaAs(即元素:铟、镓、砷)吸收层作为平面双面电极模拟光电探测器芯片的吸收层6，可提升吸收层6的均匀性，从而进一步地提升平面双面电极模拟光电探测器芯片的性能。
[0042]在上述任一技术方案中，优选地，所述顶层8为η型至少三元以上的m-V族顶层。
[0043]在该技术方案中，由于三元以上的m-v族元素具有较好的载流子迀移率，且光吸收系数较大，光电特效较好，因此，可以采用η型至少三元以上的m-V族顶层作为外延片2的顶层8，以提升平面双面电极模拟光电探测器芯片的响应度。
[0044]在上述任一技术方案中，优选地，所述η型至少三元以上的m-V族顶层为η型InGaAs顶层或η型InGaAsP顶层。
[0045]在该技术方案中，η型至少三元以上的H1-V族顶层为η型InGaAs或η型InGaAsP顶层，可以使得平面双面电极模拟光电探测器芯片具有较高的载流子迀移率和抗辐照特性。
[0046]在上述任一技术方案中，优选地，所述限制沟13的宽度大于ΙΟμπ?且小于35μπι;所述限制沟13的内边界与所述掺杂光敏区12的边界的距离大于3μπι且小于15μπι。
[0047]在该技术方案中，通过进一步地限定限制沟13的宽度以及限制沟13的内边界与掺杂光敏区12的边界的距离，可以使得平面双面电极模拟光电探测器芯片的结构更加精准。
[0048]在上述任一技术方案中，优选地，所述掺杂光敏区12与所述限制沟13为Zn掺杂或者Ge惨杂。
[0049]在该技术方案中，掺杂光敏区12和限制沟13均为Zn(即元素:锌)掺杂或者Ge(即元素:锗)掺杂，另外，可以通过开管、闭管或者MOCVD(Metal_organic Chemical VaporDeposit1n，金属有机化合物化学气相沉淀)扩散来获取掺杂光敏区12和限制沟13。
[0050]在上述任一技术方案中，优选地，采用等离子体增强化学气相沉积法在所述顶层
8、所述掺杂光敏区12和所述限制沟13上形成所述钝化膜层9。
[0051]在该技术方案中，通过采用等离子体增强化学气相沉积法(PECVD，PlasmaEnhanced Chemical Vapor Deposit1n)在顶层8、掺杂光敏区12和限制沟13上形成钝化膜层9，不仅可以提升形成钝化膜层9的速率，还可以使得钝化膜层9的针孔较少，不易龟裂。
[0052]在上述任一技术方案中，优选地，采用真空镀膜法、电子束法或溅射法在所述增透过渡薄膜层10与所述掺杂光敏区12的部分表面上形成所述P型电极金属层11。
[0053]在该技术方案中，可以采用不同的方法来形成P型电极金属层11，其中，通过采用溅射法在增透过渡薄膜层10与掺杂光敏区12的部分表面上形成P型电极金属层11，具有温度低、速率高等优点。
[0054]在上述任一技术方案中，优选地，采用选择性干法刻蚀法、光刻或腐蚀法在所述过渡层7与所述顶层8中形成所述限制沟13。
[0055]在该技术方案中，由于选择性干法刻蚀法、光刻或腐蚀法具有刻蚀速率高、各向异性好等优点，因此，可以通过采用选择性干法刻蚀法、光刻，或者腐蚀法在过渡层7与顶层8中形成限制沟13。
[0056]图3示出了根据本实用新型的一个实施例的掺杂光敏区与限制沟的俯视图。
[0057]如图3所示，限制沟13的宽度为(12，其中，(12的取值范围为:1(^111〈(12〈354111;限制沟13的内边界与掺杂光敏区12的边界的距离为dl，其中，dl的取值范围为:3ym〈dl〈15ym。
[0058]本实用新型中的平面双面电极模拟光电探测器芯片，通过I次扩散工艺可以同时形成完全相同的两个背靠背的PN结，这样当在正负电极焊盘I上加上规定的反向偏置电压时，就会形成两个完全相同的对管，从而达到消除平面双面电极模拟光电探测器芯片失真的目的。另外，通过将η型电极金属层3和P型电极金属层11设置在平面双面电极模拟光电探测器芯片的背面和正面，可以有效地降低芯片的分布参数，提高芯片带宽。该平面双面电极模拟光电探测器芯片还具有极低的失真性、优越的频响特性、极低的常温和高暗电流、高线性度、高响应度等特点。
[0059]以上结合附图详细说明了本实用新型的技术方案，可以有效地降低模拟光电探测器芯片的失真，同时提高了模拟光电探测器芯片的带宽、成品率和可靠性。
[0060]以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种平面双面电极模拟光电探测器芯片，其特征在于，包括: 正负极焊盘； 外延片，设置在所述正负极焊盘上，所述外延片包括:S半绝缘型InP半导体衬底、在所述S半绝缘型InP半导体衬底上依序生成的缓冲层、吸收层、过渡层、顶层，以及在所述吸收层、所述过渡层与所述顶层中形成掺杂光敏区和在所述过渡层与所述顶层中形成限制沟； 钝化膜层，形成在所述顶层、所述掺杂光敏区和所述限制沟上； 增透过渡薄膜层，形成在所述钝化膜层上； η型电极金属层，形成在所述外延片的背面； P型电极金属层，形成在所述增透过渡薄膜层与所述掺杂光敏区的部分表面上。2.根据权利要求1所述的平面双面电极模拟光电探测器芯片，其特征在于，所述缓冲层为η型InP缓冲层以及所述过渡层为η型InP过渡层。3.根据权利要求1所述的平面双面电极模拟光电探测器芯片，其特征在于，所述吸收层为i型InGaAs吸收层。4.根据权利要求1所述的平面双面电极模拟光电探测器芯片，其特征在于，所述顶层为η型至少三元以上的ΙΠ-V族顶层。5.根据权利要求4所述的平面双面电极模拟光电探测器芯片，其特征在于，所述η型至少三元以上的ΙΠ-V族顶层为η型InGaAs顶层或η型InGaAsP顶层。6.根据权利要求1所述的平面双面电极模拟光电探测器芯片，其特征在于，所述限制沟的宽度大于ΙΟμπ?且小于35μπ?;所述限制沟的内边界与所述掺杂光敏区的边界的距离大于3μm且小于15μηι07.根据权利要求1所述的平面双面电极模拟光电探测器芯片，其特征在于，所述掺杂光敏区与所述限制沟为Zn掺杂或者Ge掺杂。8.根据权利要求1至7中任一项所述的平面双面电极模拟光电探测器芯片，其特征在于，采用等离子体增强化学气相沉积法在所述顶层、所述掺杂光敏区和所述限制沟上形成所述钝化膜层。9.根据权利要求1至7中任一项所述的平面双面电极模拟光电探测器芯片，其特征在于，采用真空镀膜法、电子束法或溅射法在所述增透过渡薄膜层与所述掺杂光敏区的部分表面上形成所述P型电极金属层。10.根据权利要求1至7中任一项所述的平面双面电极模拟光电探测器芯片，其特征在于，采用选择性干法刻蚀法、光刻或腐蚀法在所述过渡层与所述顶层中形成所述限制沟。
【文档编号】H01L31/11GK205542847SQ201620054876
【公开日】2016年8月31日
【申请日】2016年1月20日
【发明人】王建
【申请人】深圳市芯思杰智慧传感技术有限公司