马达驱动电路的制作方法

专利名称：马达驱动电路的制作方法
技术领域：
本发明涉及一种马达驱动电路。
背景技术：
在电子设备中，为了冷却发热部件而使用风扇马达。在驱动风扇马达时，有时例如使用使马达线圈的驱动电流逐渐变化以降低风扇马达的噪音的、进行所谓的软切换(soft switching)的马达驱动电路(例如，参照专利文献1)。专利文献1的马达驱动电路是 PWM(Pulse Width Modulation 脉宽调制)方式的马达驱动电路，马达线圈基于PWM信号而被驱动。在这种马达驱动电路中，能够通过改变PWM信号的占空比而使马达线圈的驱动电流发生变化。专利文献1 日本特开2005-287196号公报

发明内容
发明要解决的问题另外，在专利文献1的马达驱动电路中，将电容器的充电电压与三角波进行比较来生成PWM信号。因而，为了使PWM信号的占空比平缓地变化，需要平缓地改变电容器的充电电压。因此，在这种马达驱动电路中例如需要大容量的电容器。本发明是鉴于上述问题而完成的，其目的在于提供一种不使用电容器而能够使马达线圈的驱动电流逐渐变化的马达驱动电路。用于解决问题的方案为了达到上述目的，本发明的一个方式所涉及的马达驱动电路根据PWM信号的占空比来驱动马达线圈，该马达驱动电路具备第一脉冲信号生成电路，其每隔上述PWM信号为一种逻辑电平的期间的1/n的期间生成一个第一脉冲信号，其中，η为自然数；计数器，其根据上述第一脉冲信号改变计数值；驱动信号输出电路，其输出的驱动信号在上述计数值不是规定值时为一种逻辑电平，在上述计数值变为上述规定值时为另一种逻辑电平；驱动电路，其根据上述驱动信号的占空比对上述马达线圈进行PWM驱动；以及设定电路，其在使流经上述马达线圈的电流的方向发生变化的期间中的使流经上述马达线圈的电流减小的期间内，每隔上述PWM信号的一个周期，对上述计数器设定使流经上述马达线圈的电流减小的计数值，在使流经上述马达线圈的电流增加的期间内，每隔上述PWM信号的一个周期， 对上述计数器设定使流经上述马达线圈的电流增加的计数值。发明的效果能够提供一种不使用电容器而能够使马达线圈的驱动电流逐渐变化的马达驱动电路。


图1是表示作为本发明的一个实施方式的马达驱动IC 10的结构的图。
图2是表示软切换期间生成电路21的一个实施方式的图。图3是用于说明软切换期间生成电路21的动作的图。图4是表示驱动信号生成电路23的一个实施方式的图。图5是表示脉冲信号生成电路60的一个实施方式的图。图6是用于说明减法计数器74中所存储的计数值的图。图7是用于说明当信号Vssw为低(L)电平时的脉冲信号生成电路60的动作的图。图8是用于说明当信号Vssw为高(H)电平时的脉冲信号生成电路60的动作的图。图9是用于说明当信号Vssw为低电平时的驱动信号Vdr的图。图10是用于说明当信号Vssw为高电平时的驱动信号Vdr的变化的图。图11是表示计数值输出电路65的一个实施方式的图。图12是用于说明从脉冲信号生成电路80输出的脉冲信号Vp3的图。图13是用于说明加法计数器81的动作的图。图14是表示加法计数器81的输出与转换电路82的输出之间的关系的图。图15是用于说明驱动信号生成电路23的动作的图。图16是用于说明马达驱动IC 10的动作的图。附图标记说明10 马达驱动IC ；11 单相马达；12 霍尔元件；20、50、51 比较器；21 软切换期间生成电路；22 时钟信号生成电路；23 驱动信号生成电路；24 切换电路；25A、25B =NMOS 晶体管；26A、26B =PMOS晶体管；30 34 端子；52 =AND电路；60,61,80 脉冲信号生成电路；62 :计数器；63 驱动信号输出电路；64 计数值设定电路；65 计数值输出电路；70、 101 边沿检测电路；71,102 延迟电路；72,81,103 加法计数器(up counter) ；73,104 寄存器；74、105 减法计数器(down counter) ；75、106 脉冲信号输出电路；82 转换电路； 83 存储电路；84 :选择器；100 倍频电路；120 122 =EOR电路。
具体实施例方式根据本说明书以及附图的记载至少明确以下事项。图1是表示作为本发明的一个实施方式的马达驱动ICantegrated Circuit 集成电路)10的结构的图。例如，在笔记本型个人计算机等的电子设备中，马达驱动IC 10嵌入在用于冷却处理器等发热部件的风扇马达中。马达驱动IC 10是根据从个人计算机(未图示)等输出的PWM信号Vpwm的占空比来驱动用于使冷却用的风扇旋转的单相马达11的电路。马达驱动IC 10构成为包括比较器20、软切换期间生成电路21、时钟信号生成电路22、驱动信号生成电路23、切换电路24、 NMOS晶体管25A、25B、PM0S晶体管以及端子30 ；34。此外，马达驱动IC 10根据 PWM信号Vpwm的高电平的占空比的增大来提高单相马达11的转速。霍尔元件12输出与单相马达11的转子(未图示)的旋转位置相对应的霍尔信号 VHU VH2。此外，霍尔元件12输出频率随着风扇马达的转速而变化且彼此反相的霍尔信号 VH1、VH2。另外，霍尔信号VH1、VH2是振幅电平以及振幅的中心电平彼此相等的正弦波的信号，被分别输出到端子30、31。比较器20将霍尔信号VHl、VH2的电平进行比较，并生成信号Vfg，该信号Vfg的频率随着单相马达11的转速而变化。此外，信号Vfg是所谓的re信号，当霍尔信号VHI的电平高于霍尔信号VH2的电平时，信号Vfg变为低电平(以下称为L电平)，当霍尔信号VHl 的电平低于霍尔信号VH2的电平时，信号Vfg变为高电平(以下称为H电平)。软切换期间生成电路21生成信号Vssw，该信号Vssw表示软切换期间、即用于使流向单相马达11的马达线圈L的驱动电流Idr的方向平缓地变化的期间。图2是表示软切换期间生成电路21的结构例的图。软切换期间生成电路21根据在软切换期间生成电路 21的内部生成的电压Vb以及霍尔信号VH1、VH2来生成信号Vssw，构成为包括比较器50、 51以及AND电路(逻辑与电路)52。比较器50将霍尔信号VHl的电平与规定电压Vb的电平进行比较。具体地说，如图3所示，当霍尔信号VHl的电平高于规定电压Vb的电平时，比较器50输出L电平的比较信号Vcl，当霍尔信号VHl的电平低于规定电压Vb的电平时，比较器50输出H电平的比较信号Vcl。比较器51将霍尔信号VH2的电平与规定电压Vb的电平进行比较。当霍尔信号VH2 的电平高于电压Vb的电平时，比较器51输出L电平的比较信号Vc2，当霍尔信号VH2的电平低于规定电压Vb的电平时，比较器51输出H电平的比较信号Vc2。AND电路52运算比较信号Vcl与比较信号Vc2的逻辑“与”，将运算结果作为信号 Vssw进行输出。因此，在软切换期间生成电路21中生成在霍尔信号VH1、VH2相交叉的时刻前后的期间内成为H电平的信号Vssw0在本实施方式中，信号Vssw为H电平的期间是软切换期间。此外，如上所述，以正弦波状变化的霍尔信号VH1、VH2的振幅的中心的直流电平分别相等。因此，在信号Vssw为H电平的期间中，霍尔信号VH1、VH2相交叉的时刻之前的期间与该时刻之后的期间相等。时钟信号生成电路22生成规定周期的时钟信号Vckl。此外，将时钟信号Vckl的频率设计成充分大于PWM信号Vpwm的频率。驱动信号生成电路23生成驱动信号Vdr，该驱动信号Vdr用于使切换电路M对 NMO S晶体管25A等进行PWM驱动。当信号Vssw为L电平时，即不处于软切换期间时，驱动信号生成电路23生成占空比与PWM信号Vpwm的占空比一致的驱动信号Vdr。另一方面，当信号Vssw为H电平时，即软切换期间时，驱动信号生成电路23生成占空比逐渐降低之后逐渐增加的驱动信号Vdr。此外，稍后对驱动信号生成电路23进行详细说明。切换电路M根据信号Vfg、驱动信号Vdr来驱动构成所谓的H桥电路的NMOS晶体管25A、25B以及PMOS晶体管^AJ6B。具体地说，切换电路M控制H桥电路的各匪0 S 晶体管的导通/截止，改变用于驱动马达线圈L的驱动电流Idr。当信号Vfg为H电平时， 切换电路M例如导通PMO S晶体管26A而截止NMOS晶体管25A和PMOS晶体管^B，并且根据驱动信号Vdr的占空比切换NMOS晶体管25B。因此，在单相马达11的马达线圈L中， 驱动电流Idr从端子33流向端子34。另外，当信号Vfg为L电平时，切换电路M例如导通 PMOS晶体管26B而截止NMOS晶体管25B和PMOS晶体管2讹，并且根据驱动信号Vdr的占空比切换NMOS晶体管25A。因此，在马达线圈L中，驱动电流Idr从端子34流向端子33。此外，构成切换电路M和H桥电路的NMOS晶体管25A、25B以及PMOS晶体管2队、 26B相当于驱动电路。驱动信号生成电路23的详细说明
在此，参照图4来详细说明驱动信号生成电路23。驱动信号生成电路23构成为包括脉冲信号生成电路60、61、计数器62、驱动信号输出电路63、计数值设定电路64以及计数值输出电路65。此外，计数值设定电路64和计数值输出电路65相当于设定电路。当信号Vssw为L电平时，即不处于软切换期间时，脉冲信号生成电路60(第一脉冲信号生成电路)每当PWM信号Vpwm从H电平变为L电平时生成一个H电平的脉冲信号 Vpl (第一脉冲信号)。另外，当信号Vssw为H电平时，即软切换期间时，脉冲信号生成电路 60例如每隔PWM信号Vpwm为H电平的期间的1/8的期间生成一个脉冲信号Vp 1。如图5所示，脉冲信号生成电路60构成为包括边沿检测电路70、延迟电路71、加法计数器72、寄存器73、减法计数器74以及脉冲信号输出电路75。边沿检测电路70检测PWM信号Vpwm的上升沿，输出边沿脉冲Vel。延迟电路71使边沿脉冲Vel延迟规定时间并作为边沿脉冲Ve2进行输出。此外， 延迟电路71中的延迟时间被设计成充分小于时钟信号Vckl的周期。加法计数器72根据时钟信号Vckl对PWM信号Vpwm为H电平的期间进行加法计数。另外，加法计数器72例如是8位的计数器，当被输入边沿脉冲Ve2时加法计数器72的计数值被复位。寄存器73例如是如图6所示的11位的寄存器，当被输入边沿脉冲Vel时，寄存器 73获取加法计数器72的计数值、即表示PWM信号Vpwm为H电平的期间的计数值并将该值存储到低8位中。另外，在寄存器73的高3位中分别存储有“0” O进制数)。此外，下面只要没有特别明确记载是“2进制数”，就设为用10进制数来表示计数值等。在信号Vssw为L电平的情况下，减法计数器74当被输入边沿脉冲Ve2时，读出寄存器73的低8位的数据并将该数据作为初始值进行存储。并且，减法计数器74根据时钟信号Vckl继续对初始值进行减法计数。具体地说，例如如果寄存器73的低8位中存储有 “160”，则初始值为“160”。并且，减法计数器74根据时钟信号Vckl对“160”进行减法计数。当计数值变为“0”时，减法计数器74再次对作为初始值而设定的“160”进行减法计数。另一方面，在信号Vssw为H电平的情况下，减法计数器74当被输入边沿脉冲Ve2 时，读出寄存器73的高8位的数据，并将该数据作为初始值进行存储。如上所述，寄存器73 的高3位都为“0”。因此，使存储在寄存器73中的计数值右移3位。例如，当寄存器73的低8位中存储有“160”时，将“160”除以8 的3次方)而得到的计数值“20”成为初始值。 与信号Vssw为L电平时同样地，信号Vssw为H电平时的减法计数器74根据时钟信号Vck 1对初始值进行减法计数。然后，当计数值变为“0”时，减法计数器74再次对作为初始值而设定的“20”进行减法计数。每当减法计数器74的计数值变为“0”时，脉冲信号输出电路75输出一个H电平的脉冲信号Vp 1。在此，参照图7对信号Vssw为L电平时的脉冲信号生成电路60的动作进行说明。 此外，实际上在输出边沿脉冲Vel之后输出边沿脉冲Ve2，但是延迟电路71的延迟时间被设计成充分小于时钟信号Vckl的周期。因此，在图7中，为了便于说明，在相同时刻处绘制了边沿脉冲Vel、Ve2。首先，在时刻t0当PWM信号Vpwm变为H电平时输出H电平的边沿脉冲Vel，之后输出H电平的边沿脉冲Ve2。因此，加法计数器72的计数值被复位。之后，加法计数器72根据时钟信号Vck 1进行加法计数，直到PWM信号Vpwm变为L电平的时刻tl为止。此外， 将用加法计数器72在从时刻t0至时刻tl的期间TA内计数得到的计数值例如设为“ 160”。接着，当变为从时刻t0起经过PWM信号Vpwm的一个周期后的时刻t2时，输出边沿脉冲Vel，因此加法计数器72在时刻t0 tl期间内计数得到的计数值“160”被存储到寄存器73中。另外，输入到减法计数器74中的信号Vssw为L电平，因此减法计数器74根据脉冲信号Vp2将存储在寄存器73中的“160”作为初始值进行存储。然后，减法计数器74 根据时钟信号Vck 1开始进行减法计数。减法计数器74进行减法计数时的时钟信号Vckl 与加法计数器72进行加法计数时的时钟信号Vckl相同。因此，在从时刻t2起经过期间TA 的时刻t3，减法计数器74的计数值变为“0”。其结果，在时刻t3输出脉冲信号Vpl。这样，当信号Vssw为L电平时，即不处于软切换期间时，脉冲信号生成电路60每当PWM信号Vpwm从H电平变为L电平时生成一个H电平的脉冲信号Vpl。在此，对信号Vssw为L电平时的脉冲信号生成电路60的动作进行了说明，当信号 Vssw为H电平时，除了减法计数器74的初始值变为1/8这一点以外，其它情况与信号Vssw 为L电平时的情况相同。例如在PWM信号Vpwm为H电平的期间加法计数器72的计数值为 “160”而在寄存器73中存储“160”的情况下，减法计数器74中存储“20” (20 = 160/8)来作为初始值。并且，减法计数器74根据时钟信号Vckl对作为初始值的“20”进行减法计数。 因此，每隔P丽信号Vpwm为H电平的期间、即根据时钟信号Vckl计数得到“ 160”为止的期间的1/8的期间，减法计数器74的计数值变为“0”。因而，如图8所示，在信号Vssw为H电平的情况下，脉冲信号生成电路60每隔PWM信号Vpwm为H电平的期间的1/8的期间生成一个脉冲信号Vp 1。图4所示的脉冲信号生成电路61每当PWM信号Vpwm从L电平变为H电平时生成一个H电平的脉冲信号Vp2。也就是说，脉冲信号生成电路61对PWM信号Vpwm的上升沿进行检测，每隔PWM信号Vpwm的一个周期生成一个脉冲信号Vp2。计数器62每当被输入脉冲信号Vpl时，使计数值CNTl递增“ 1 ”，另外，计数器62 例如是3位的加法计数器，当计数值CNTl成为最大值“7”时使计数值CNTl停止变化。在计数值CNTl为“7”(规定值)的情况下，驱动信号输出电路63输出L电平的驱动信号Vdr，在计数值CNTl不是“7”的情况下驱动信号输出电路63输出H电平的驱动信号 Vdr。每当输出脉冲信号Vp2时，计数值设定电路64对计数器62设定从计数值输出电路65输出的计数值CNT2。计数值输出电路65 (生成电路)将用于对计数器62设定的初始值作为计数值 CNT2进行输出。当信号Vssw为L电平时，计数值输出电路65输出使驱动信号Vdr的占空比与PWM信号Vpwm的占空比一致的计数值CNT2。具体地说，计数值输出电路65输出“6” 来作为计数值CNT2。另一方面，当信号Vssw为H电平时，计数值输出电路65输出使驱动信号Vdr的占空比减小之后增大的计数值CNT2。在此，说明驱动信号Vdr的占空比根据计数器62中所设定的初始值如何变化。此外，稍后对计数值输出电路65进行详细说明。首先，参照图4、图9来说明信号Vssw为L电平时计数值CNT 1的初始值为“6” 的情况。在时刻tio当PWM信号Vpwm变为H电平时输出脉冲信号Vp2。因此，在计数器62中设定“6”来作为计数值CNTl。此时，计数值CNTl不是“7”，因此驱动信号Vdr为H电平。 然后，在时刻til当PWM信号Vpwm变为L电平时输出脉冲信号Vpl。因此，计数值CNTl从 “6”变为“7”，驱动信号Vdr从H电平变为L电平。这样，在信号Vssw为L电平的情况下， 驱动信号输出电路63输出占空比与PWM信号Vpwm的占空比一致的驱动信号Vdr。接着，参照图10来说明当信号Vssw为H电平时计数值CNTl的初始值为“0”时的驱动信号Vdr。此外，如上所述，当信号Vssw为H电平时，每隔PWM信号Vpwm为H电平的期间的1/8的期间输出一个脉冲信号Vpl。在时刻t20，当PWM信号Vpwm变为H电平而输出脉冲信号Vp2时，在计数器62中将计数值CNTl的初始值设定为“0”。之后，每当输出脉冲信号Vpl时计数器62进行加法计数。然后，当变为从时刻t20起输出7次脉冲信号Vpl的时刻t21时，计数值CNTl成为 “7”。其结果，在时刻t21驱动信号Vdr从H电平变为L电平。此外，驱动信号Vdr为H电平的期间(时刻t20 t21)的长度是PWM信号Vpwm为H电平的期间TB的7/8。另外，例如计数值CNTl的初始值为“1”的情况也与上述的计数值CNTl的初始值为“0”的情况相同。但是，这种情况下，在时刻t20计数器62中的计数值CNTl的初始值被设定为“1”，因此当从时刻t20起输出六次脉冲信号Vpl时，计数值CNTl成为“7”。因而， 在计数值CNTl的初始值为“1”的情况下，驱动信号Vdr为H电平的期间的长度为期间TB 的6/8。这样，当计数值CNTl的初始值每增加“1”时，驱动信号Vdr为H电平的期间会缩短 “期间TB的1/8的期间”。并且，例如当计数值CNTl的初始值为“7”时，由于在计数器62中设定最大值“7”，因此驱动信号Vdr始终为L电平。计数倌输出电路65的详细说明在此，参照图11对计数值输出电路65进行详细说明。此外，计数值输出电路65 在信号Vssw为L电平时输出“6”来作为计数值CNT2，在信号Vssw为H电平时，例如使计数值CNT2从“0 ’，增加至“ 7 ’，之后再从“ 7 ’，减小至“0 ”。计数值输出电路65构成为包括脉冲信号生成电路80、加法计数器81、转换电路 82、存储电路83以及选择器84。脉冲信号生成电路80(第二脉冲信号生成电路)是例如每隔信号Vssw为H电平期间的1/16的期间生成一个脉冲信号Vp3(第二脉冲信号)的电路。脉冲信号生成电路80 构成为包括倍频电路100、边沿检测电路101、延迟电路102、加法计数器103、寄存器104、减法计数器105以及脉冲信号输出电路106。倍频电路100根据时钟信号Vckl输出频率为时钟信号Vckl的频率的16倍的时钟信号Vck2。边沿检测电路101检测信号Vssw的上升沿，输出边沿脉冲Ve3。延迟电路102使边沿脉冲Ve2延迟规定时间，并作为边沿脉冲Ve4进行输出。此外，设延迟电路102中的延迟时间为充分小于时钟信号Vck2的周期的时间。加法计数器103根据时钟信号Vckl对信号Vssw为H电平的期间进行加法计数。 另外，加法计数器103例如是9位的计数器，当被输入边沿脉冲Ve4时加法计数器103的计数值被复位。寄存器104例如是9位的寄存器，当被输入边沿脉冲Ve3时，获取并存储加法计数器103的计数值、即表示信号Vssw为H电平的期间的计数值。
减法计数器105当被输入边沿脉冲Ve4时，读出存储在寄存器104中的计数值并作为初始值进行存储。然后，减法计数器105根据时钟信号Vck2对初始值持续进行减法计数。具体地说，例如在加法计数器103根据时钟信号Vckl进行加法计数而得到的计数值为 “480”并将该计数值“480”存储在寄存器104中的情况下，初始值成为“480”。然后，减法计数器105根据时钟信号Vck2对“480”进行减法计数。另外，减法计数器105当计数值变为“0”时，再次对作为初始值而设定的“480”进行减法计数。此外，时钟信号Vck2的频率是时钟信号Vckl的频率的16倍。因此，减法计数器105的计数值每隔期间TC的1/16的期间变为“0”，上述期间TC是加法计数器103计数得到“480”的期间。每当减法计数器105的计数值变为“0”时，脉冲信号输出电路106输出一个H电平的脉冲信号Vp3。因而，如图12所示，脉冲信号生成电路80每隔信号Vssw为H电平的期间的1/16的期间生成一个脉冲信号Vp3。加法计数器81是根据脉冲信号Vp3进行加法计数的4位的计数器。另外，当被输入边沿脉冲Ve3时、即检测出信号Vssw的上升沿时，加法计数器81的计数值CNT3被复位。 因此，例如如图13所示，加法计数器81的计数值CNT3在“0”到“15”之间变化。此外，将计数值CNT3的4位信号作为信号AO A3进行输出，在4位的信号AO A3中，信号AO相当于最高位的信号，信号A3相当于最低位的信号。转换电路82是将从加法计数器81输出的4位的计数值转换为3位的计数值并进行输出的电路，构成为包括EOR电路(逻辑“异或”电路)120 122。向EOR电路120输入信号A0、A1，向EOR电路121输入信号A0、A2，向EOR电路122输入信号A0、A3。因此，当信号AO为“0”( 二进制数)时，分别从EOR电路120 122输出信号Al A3来作为信号 BO B2。另一方面，当信号AO为“1”(二进制数)时，分别输出将信号Al A3的逻辑电平反转而得到的信号来作为信号BO B2。因此，如图14所示，当计数值CNT3从“0”增加至“15”时，转换电路82输出如下值从“0”增加到“7”之后从“7”降至“0”。存储电路83存储表示“6”这一值的3位的数据，并且输出表示“6”这一值的3位的信号CO C2。当信号Vssw为H电平时，选择器84将信号BO B2作为计数值CNT2进行输出。 当信号Vssw为L电平时，选择器84将信号CO C2作为计数值CNT2进行输出。这样，计数值输出电路65在信号Vssw为L电平时输出“6”来作为计数值CNT2，当信号Vssw为H电平时，计数值输出电路65使计数值CNT2从“0”增加到“7”之后从“7”降至 “0”。驱动信号生成电路23的动作在此，参照图4、图15来说明驱动信号生成电路23的动作的一例。首先，当信号Vssw为L电平时，计数值输出电路65持续输出“6”作为计数值CNT2。 然后，在时刻t30，当PWM信号Vpwm变为H电平时，设定“6”来作为计数器62的初始值。之后，当PWM信号Vpwm从H电平变为L电平时输出脉冲信号Vp 1，因此计数器62的计数值 CNTl成为“7”。因此，从驱动信号生成电路23输出占空比与PWM信号Vpwm的占空比一致的驱动信号Vdr。此外，在信号Vssw为L电平的期间，继续输出占空比与PWM信号Vpwm的占空比一致的驱动信号Vdr。接着，在时刻t31当信号Vssw为H电平时，如上所述，计数值输出电路65输出“0”来作为计数值CNT2。然后，在时刻t32当PWM信号Vpwm为H电平时产生脉冲信号Vp2，因此计数器62中计数值CNTl的初始值被设定为“0”，如果信号Vssw为H电平时计数器62的计数值CNTl的初始值为“0”，则如图10所示，驱动信号Vdr为H电平的期间的长度是PWM 信号Vpwm为H电平的期间TB的7/8。因此，在时刻t32产生的驱动信号Vdr的占空比低于 PWM信号Vpwm的占空比。在时刻t33当PWM信号Vpwm变为H电平时产生脉冲信号Vp2，在计数器62中计数值CNTl的初始值被设定为“1”。如上所述，当计数值CNTl的初始值为“1”时，驱动信号Vdr 为H电平的期间的长度是PWM信号Vpwm为H电平的期间TB的6/8。另外，在时刻t34 时刻t38，计数器62中所设定的计数值CNTl的初始值从“2”增加至“6”。因此，在时刻t34 时刻t38，驱动信号Vdr为H电平的期间缩短为期间TB长度的“5/8” ” 1/8”。另外，在时刻t39、t40的时刻，计数器62中所设定的计数值为“7”。因此，在时刻 t41，驱动信号Vdr保持L电平，直到计数器62的计数值被设定为“6”为止。从时刻t41到时刻t47，计数器62中所设定的初始的计数值CNTl从“6”降至“0”。因此，驱动信号Vdr 为H电平的期间从期间TB长度的“1/8”增加到期间TB长度的“7/8”。然后，当信号Vssw 再次变为L电平时，与时刻t30 时刻t31的期间同样地输出占空比与PWM信号Vpwm的占空比一致的驱动信号Vdr。这样，当信号Vssw为H电平时，驱动信号Vdr的占空比逐渐降低、直到降为0之后逐渐增加。此外，此时的驱动信号Vdr的占空比不会超过PWM信号Vpwm的占空比。马达驱动IC 10的动作在此，参照图1、图16来说明马达驱动IC 10的动作。此外，在此将NMOS晶体管 25B的栅极电压设为电压Vgl JfNMOS晶体管25A的栅极电压设为电压Vg2。另外，设为向马达驱动IC 10输入规定占空比Dl的PWM信号Vpwm。并且，将根据占空比Dl的PWM信号 Vpwm而切换NMOS晶体管25B时的驱动电流Idr的电流值设为Ix，将切换NMOS晶体管25A 时的驱动电流Idr的电流值设为-Ix。当与单相马达11的转速相应的频率的霍尔信号VHl、VH2被输入到马达驱动IC 10 时，如上所述，在信号Vfg的逻辑电平发生变化的时刻的前后，信号Vssw为H电平。在信号 Vssw为L电平时，从驱动信号生成电路23输出的驱动信号Vdr的占空比也变为占空比Dl。 因此，切换电路M以占空比Dl对NMOS晶体管25B进行PWM驱动。因而，该期间的驱动电流Idr的电流值变为Ix。当信号Vssw变为H电平时、即软切换的期间开始时，驱动信号Vdr的占空比降低。 因此，电压Vgl为H电平的期间也变短，驱动电流Idr的电流值逐渐减小。此外，在信号Vfg 为H电平的期间，虽然驱动电流Idr的电流值减小，但驱动电流Vdr仍从端子33流向端子 34。然后，当信号Vfg变为L电平时，切换电路M根据驱动信号Vdr的占空比来对NMOS 晶体管25A进行PWM驱动，以使驱动电流Idr的流通方向变为从端子34流向端子33的方向。此时，驱动信号Vdr的占空比增大，因此电压Vg2为H电平的期间逐渐变长。因而，从端子34流向端子33的驱动电流Idr的电流值也逐渐增大。然后，当信号Vssw变为L电平、 即软切换的期间结束后，驱动信号Vdr的占空比变为规定值。其结果，驱动电流Idr的电流值变为-Ix。之后，在马达驱动IC 10中重复同样的动作。
以上，对本实施方式的马达驱动IC 10进行了说明。在软切换的期间中的使驱动电流Idr减小的期间内，计数值设定电路64每隔PWM信号Vpwm的一个周期对计数器62依次设定初始值“0” “7”。另外，在使驱动电流Idr增加的期间内，计数值设定电路64每隔PWM信号Vpwm的一个周期对计数器62依次设定初始值“7” “0”。其结果，在软切换的期间内，驱动信号Vdr的占空比减小之后增大，因此驱动电流Idr的电流值从+Ix平缓地变为-Ix。这样，在马达驱动IC 10中，不使用电容器而能够改变驱动信号Vdr的占空比。另外，例如也可以将在软切换期间内计数器62中所设定的所有计数值存储到存储器等中，但是如果应设定的计数值的数据量变大则需要大容量的存储器等。在本实施方式中，在软切换期间用于初始设定计数器62的计数值是在计数值输出电路65的内部产生的。因此，例如即使在应设定的计数值的数据量变大的情况下也能够减小芯片面积。一般，软切换的期间、即信号Vssw为H电平的期间是随着单相马达11的转速等发生变化的。因此，对于不同的软切换的期间难以使驱动信号Vdr的占空比发生同样的变化。 然而，在本实施方式中，根据每隔信号Vssw为H电平的期间的1/16的期间而产生的脉冲信号Vp3的次数使驱动信号Vdr的占空比发生变化。具体地说，使驱动信号Vdr的占空比减小，直至向加法计数器81输入8次脉冲信号Vp3为止。另外，从向加法计数器81输入9次脉冲信号Vp3起到输入16次脉冲信号Vp3为止，使驱动信号Vdr的占空比增大。因此，与信号Vssw为H电平的期间无关地，能够使驱动信号Vdr的占空比发生同样的变化。另外，在本实施方式中，当向加法计数器81输入8次、9次脉冲信号Vp3时，将驱动信号Vdr的占空比设为0。因此，例如与将驱动信号Vdr的占空比不设为0的情况相比，能够使驱动电流Idr更加平缓地变化。另外，在信号Vssw为L电平时、即不是处于软切换的期间时，在计数器62中设定 “6”来作为计数值CNTl。然后，在PWM信号Vpwm变为L电平的时亥lj，计数值CNTl变为“7”， 因此来自驱动信号生成电路23的驱动信号Vdr也变为L电平。这样，驱动信号生成电路23 不仅能够生成占空比发生变化的驱动信号Vdr，还能够生成占空比与PWM信号Vpwm的占空比一致的驱动信号Vdr。此外，上述实施例是用于容易地理解本发明的，而不是用于限定地解释本发明。本发明可以在不脱离其宗旨的情况下进行变更、改进，并且本发明中也包括其等价物。
权利要求
1.一种马达驱动电路，根据PWM信号的占空比来驱动马达线圈，该马达驱动电路的特征在于，具备第一脉冲信号生成电路，其每隔上述PWM信号为一种逻辑电平的期间的1/n的期间生成一个第一脉冲信号，其中，η为自然数；计数器，其根据上述第一脉冲信号改变计数值；驱动信号输出电路，其输出的驱动信号在上述计数值不是规定值时为一种逻辑电平， 在上述计数值变为上述规定值时为另一种逻辑电平；驱动电路，其根据上述驱动信号的占空比对上述马达线圈进行PWM驱动；以及设定电路，其在使流经上述马达线圈的电流的方向发生变化的期间中的使流经上述马达线圈的电流减小的期间内，每隔上述PWM信号的一个周期，对上述计数器设定使流经上述马达线圈的电流减小的计数值，在使流经上述马达线圈的电流增加的期间内，每隔上述 PWM信号的一个周期，对上述计数器设定使流经上述马达线圈的电流增加的计数值。
2.根据权利要求1所述的马达驱动电路，其特征在于，上述设定电路包括生成电路，其在使流经上述马达线圈的电流减小的期间生成与上述规定值之差随时间的经过在不超过上述η的范围内变小的计数值，而在使流经上述马达线圈的电流增加的期间生成与上述规定值之差随时间的经过在不超过上述η的范围内变大的计数值；以及计数值设定电路，其每隔上述PWM信号的一个周期，对上述计数器设定上述生成电路所生成的计数值。
3.根据权利要求2所述的马达驱动电路，其特征在于，还具备第二脉冲信号生成电路，该第二脉冲信号生成电路每隔使流经上述马达线圈的电流的方向发生变化的期间的1/m的期间生成一个第二脉冲信号，其中，m为2以上的自然数，在使流经上述马达线圈的电流的方向发生变化的期间，上述生成电路在被输入k次上述第二脉冲信号为止的期间生成与上述规定值之差变小的计数值，在从被输入k+Ι次上述第二脉冲信号至被输入m次上述第二脉冲信号为止的期间生成与上述规定值之差变大的计数值，其中，k彡m-1。
4.根据权利要求3所述的马达驱动电路，其特征在于，上述生成电路当被输入k次上述第二脉冲信号或被输入k+Ι次上述第二脉冲信号时， 生成变为上述规定值的计数值。
5.根据权利要求1 4中的任一项所述的马达驱动电路，其特征在于，在使流经上述马达线圈的电流的方向发生变化的期间，上述第一脉冲信号生成电路每隔上述PWM信号为上述一种逻辑电平的期间的1/n的期间生成一个上述第一脉冲信号，在使流经上述马达线圈的电流的方向不发生变化的期间，上述第一脉冲信号生成电路每当上述PWM信号从上述一种逻辑电平变为另一种逻辑电平时生成一个上述第一脉冲信号，在使流经上述马达线圈的电流的方向不发生变化的期间，当上述计数器被输入上述第一脉冲信号时，上述设定电路每隔上述PWM信号的一个周期对上述计数器设定作为上述规定值的计数值。
全文摘要
根据PWM信号的占空比驱动马达线圈的马达驱动电路，具备第一脉冲信号生成电路，每隔PWM信号为一种逻辑电平的期间的1/n的期间生成一个第一脉冲信号；计数器，根据第一脉冲信号改变计数值；驱动信号输出电路，输出的驱动信号在计数值不是规定值时为一种逻辑电平，在计数值变为规定值时为另一种逻辑电平；驱动电路，根据驱动信号的占空比对马达线圈进行PWM驱动；设定电路，在改变流经马达线圈的电流方向的期间中的使流经马达线圈的电流减小的期间每隔PWM信号的一个周期对计数器设定使流经马达线圈的电流减小的计数值，在使流经马达线圈的电流增加的期间每隔PWM信号的一个周期对计数器设定使流经马达线圈的电流增加的计数值。
文档编号H02P27/08GK102237847SQ20111010396
公开日2011年11月9日 申请日期2011年4月22日 优先权日2010年4月22日
发明者中畑雅裕, 今井敏行 申请人:安森美半导体贸易公司