专利名称：一种用于dc-dc变换器的死区时间控制电路的制作方法
技术领域：
本发明属于电子技术领域，特别涉及一种用于功率集成电路中的DC-DC变换器的死区时间控制电路。
背景技术：
由电池供电的便携式设备中通常需要高效率的DC-DC变换器，希望最大化充电的时间间隔。频率越高，无源器件的尺寸越小，因此通常倾向于使用高频率的开关变换器。由于同步Buck变换器有很高的效率，因此它在便携式设备中得到了广泛的应用。典型的Buck变换器电路，如图1所示。在典型的buck电路模式下，P型功率管源极接输入信号Vin，栅极接控制信号GP，漏极(SW)同时分别连接电感L、N型整流管的漏极以及比较器的负端。电感的另一端(Vout)分别接电容C以及负载电阻R，C和R的另一端接地，N型整流管的源极以及比较器的正端接地，Vout通过反馈控制模块(feedback control block)产生PWM控制信号，PWM信号接入二输入或非门Gl的输入端，N型整流管的栅极GN 通过一个延时单元Delay2接到Gl的另一个输入端，Gl的输出端依次接反相器，驱动单元 Driver再接到P型功率管的栅极GP，PWM信号同时接入二输入与门G2的输入端，P型功率管的栅极GP通过延时单元Delayl后接到G2的另一个输入端，G2的输出端与比较器的输出端分别接到一个二输入与门的输入端，此与门的输出经过另一个驱动单元Driver后接到N 型整流管的栅极GN。如图4所示，在典型的同步buck变换器中，CCM模式下，当PWM信号变高，P型功率管的栅极在经过Driver的延时后同时变高，关断MP，同时N型整流管丽会在Delayl和 Driver的延时后被打开，在此过程中，MN的体二极管导通，SW端的电压被拉低到零电平以下，死区时间为tl+t2 ；当PWM信号变低，GN经过Driver延时后变低，关断丽，同时MP会在 Delay2和Driver的延时后被打开，死区时间为t3。其中t2和t3是体二极管导通的时间。 如图5所示，在DCM模式下，在N管为开的时候，SW端电压升到零电平以上，比较器输出低， 因此关断丽，DCM模式下，体二极管导通仅存在于t2。在同步Buck变换器中，为了避免两个开关管的同时导通，必须注意两个开关管控制信号的死区时间间隔。在死区时间内，功率MOS管的体二极管导通。体二极管的导通以及反向恢复产生了功率损耗。死区时间越长，功率损耗越大，从而限制了开关频率的增大。因此在DC-DC变换器中，为了提高效率，减小导通损耗及反向恢复带来的不必要的功率损失， 必须进行死区时间的优化。
发明内容
本发明的目的是为了解决现有的DC-DC变换器死区时间较长的问题，提出了一种用于DC-DC变换器的死区时间控制电路。本发明的技术方案是一种用于DC-DC变换器的死区时间控制电路，包括第一或门、第二或门、第一 D触发器、第二 D触发器、第一与非门、第一延迟单元、第二延迟单元、第一死区时间检测器、第一反相器、第一比较器，P型功率管、N型整流管、第一驱动单元和第二驱动单元，其中，所述P型功率管的栅极与第一延迟单元的输入端连接，第一延迟单元的输出端与第二或门的一个输入端连接；所述P型功率管的漏极与第一死区时间检测器的输入端相连，第一死区时间检测器的输出端分别与第二或门的另一个输入端和第一或门的一个输入端连接；所述N型整流管的栅极与第二延迟单元的输入端连接，第二延迟单元的输出端与第一反相器的输入端相连，第一反相器的输出端接第一或门的另一个输入端，第一或门的输出端与第一 D触发器的时钟信号端相连，第一 D触发器的反相输出端经第一驱动单元与P型功率管的栅极相连；第二或门的输出端与第二 D触发器的时钟信号端相连，第二 D触发器的同相输出端经第二驱动单元与N型整流管的栅极相连；第一 D触发器和第二 D触发器的输入D端接输入电源，第一 D触发器的复位端接PWM信号，第一比较器的输出端和PWM信号分别连接第一与非门的两个输入端，第二 D触发器的复位端接第一与非门的输出端。进一步的，所述第一死区时间检测器，包括第一 NMOS管、第二 NMOS管、第三NMOS 管和第二反相器，其中，第三NMOS管的源极为所述第一死区时间检测器输入端，第二 NMOS 管的栅极和漏极短接，第二 NMOS管的源极与第一 NMOS管的漏极和第三NMOS管的栅极相连，第一 NMOS管的栅极接第二 NMOS管的栅极，第一 NMOS管的源极接地，第三NMOS管的漏极经第二反相器后作为所述第一死区时间检测器输出端，第二 NMOS管的漏极接外部的第一电流源，第三NMOS管的漏极接外部的第二电流源。本发明的有益效果本发明提供一种用于DC-DC变换器的死区时间控制电路，通过采用死区时间检测器，在PWM信号的双边沿都能迅速检测体二极管的导通从而关断功率管或整流管，使得体二极管的导通时间减小到接近驱动单元的传输延迟时间，大大减小了由于体二极管导通所带来的功率损耗，显著提高了效率。采用此种结构所带来的效率提高， 使得更高的开关频率变得可行，进而减小了无源器件的尺寸，并且本发明还能根据不同的负载电流，自适应的调节死区时间。
图1为现有的典型同步buck变换器结构示意图。图2为本发明实施例的用于DC-DC变换器的死区时间控制电路结构示意图。图3为本发明实施例的死区时间检测器结构示意图。图4为本发明实施例的CCM下控制信号的时序图。图5为本发明实施例的DCM下控制信号的时序图。
具体实施例方式下面结合附图和具体的实施例对本发明作进一步的阐述。本发明的用于DC-DC变换器的死区时间控制电路结构示意图如图2所示，具体包括第一或门G1、第二或门G2、第一 D触发器DFF1、第二 D触发器DFF2、第一与非门G3、第一延迟单元Delayl、第二延迟单元Delay2、第一死区时间检测器DTD、第一反相器INV1、第一比较器C0MP1，P型功率管MP、N型整流管丽、第一驱动单元Driverl和第二驱动单元 Driverf，其中，所述P型功率管MP的栅极与第一延迟单元Delayl的输入端连接，第一延迟单元Delayl的输出端与第二或门G2的一个输入端连接；所述P型功率管MP的漏极与第一死区时间检测器DTD的输入端相连，第一死区时间检测器DTD的输出端分别与第二或门 G2的另一个输入端和第一或门Gl的一个输入端连接；所述N型整流管MN的栅极与第二延迟单元Delay2的输入端连接，第二延迟单元Delay2的输出端与第一反相器INVl的输入端相连，第一反相器INVl的输出端接第一或门Gl的另一个输入端，第一或门Gl的输出端与第一 D触发器DFFl的时钟信号端相连，第一 D触发器DFFl的反相输出端经第一驱动单元 Driverl与P型功率管MP的栅极相连；第二或门G2的输出端与第二 D触发器DFF2的时钟信号端相连，第二 D触发器DFF2的同相输出端经第二驱动单元Driverf与N型整流管丽的栅极相连；第一 D触发器DFFl和第二 D触发器DFF2的输入D端接输入电源，第一 D触发器DFFl的复位端接PWM信号，第一比较器COMPl的输出端和PWM信号分别连接第一与非门 G3的两个输入端，第二 D触发器DFF2的复位端接第一与非门G3的输出端。如图3所示，第一死区时间检测器，包括第一NMOS管Ml、第二NMOS管M2、第三NMOS 管M3和第二反相器INV2，其中，第三NMOS管M3的源极为所述第一死区时间检测器输入端， 第二 NMOS管M2的栅极和漏极短接，第二 NMOS管M2的源极与第一 NMOS管Ml的漏极和第三NMOS管M3的栅极相连，第一 NMOS管Ml的栅极接第二 NMOS管M2的栅极，第一 NMOS管 Ml的源极接地，第三NMOS管M3的漏极经第二反相器INV2后作为所述第一死区时间检测器的输出端，第二 NMOS管M2的漏极接外部的第一电流源I1，第三NMOS管M3的漏极接外部的第二电流源I2。如图4和图5所示，在时间控制电路中，为了减小在N型整流管中寄生的体二极管导通时间t2以及t3，采用了死区时间检测器DTD。若SW端电压降到零电平以下某一值(典型值为-0. 3V，小于丽的饱和时最小漏源电压的负值-Vdsat)，则DTD输出高。在CCM模式下，在PWM信号的上升沿，GP变高，关断MP，Sff端电压下降直到丽的体二极管导通。DTD检测丽的体二极管的导通情况，若SW端电压降到-0. 3V以下，则DTD的输出SW D翻高，产生一个上升沿信号触发DFF2，DFF2输出高电平开启N管，同时DFF2也受经Delayl延迟后的 GP信号GP_D触发，但Delayl —般设置较大，GP_D仅起到保险的作用，避免当SW端电压下降过慢时，N型整流管MN不能正常开启。因此，在存在DTD的情况下，t2被降低到接近于一个Driver延时的时间。在PWM信号的下降沿，丽被关断，丽的体二极管再次导通，Sff端的电压先从N型整流管MN的-Vdsat降低到-0. 7V左右，因此，DTD再次输出一个上升沿信号，触发DFFl开启P型功率管MP，同理，GN经过Delay2的延迟信号GN_D也是一个起保险作用的信号。在DCM模式下，死区时间只有tl+t2，体二极管的导通仅存在于t2，与CCM模式下相同，DTD能起到优化t2的作用。由于SW端电压的下降要受到负载电流的影响，因此， 本发明还实现了根据不同负载电流自适应调节死区时间的目的。上述死区时间检测器DTD如图3所示，Ml工作于线性区，它的导通电阻Rqn,M1为 R__1ONMl~ r mn W{、，其中，μη为电子的迁移率，C。x*单位面积的栅
cOX · Mn ^Vss ~Vth )
氧化层电容，W为栅的宽度，L为栅的长度，Vgs为栅源两极之间的电压，Vth为NMOS管的阈值电压。因此，M3的栅极电压Vg为
权利要求
1.一种用于DC-DC变换器的死区时间控制电路，包括第一或门、第二或门、第一与非门、第一延迟单元、第二延迟单元、第一反相器、第一比较器，P型功率管、N型整流管、第一驱动单元和第二驱动单元，其特征在于，还包括第一死区时间检测器、第一 D触发器和第二 D触发器、其中，所述P型功率管的栅极与第一延迟单元的输入端连接，第一延迟单元的输出端与第二或门的一个输入端连接；所述P型功率管的漏极与第一死区时间检测器的输入端相连，第一死区时间检测器的输出端分别与第二或门的另一个输入端和第一或门的一个输入端连接；所述N型整流管的栅极与第二延迟单元的输入端连接，第二延迟单元的输出端与第一反相器的输入端相连，第一反相器的输出端接第一或门的另一个输入端，第一或门的输出端与第一 D触发器的时钟信号端相连，第一 D触发器的反相输出端经第一驱动单元与P型功率管的栅极相连。第二或门的输出端与第二 D触发器的时钟信号端相连，第二 D触发器的同相输出端经第二驱动单元与N型整流管的栅极相连；第一 D触发器和第二 D 触发器的输入D端接输入电源，第一 D触发器的复位端接PWM信号，第一比较器的输出端和 PWM信号分别连接第一与非门的两个输入端，第二 D触发器的复位端接第一与非门的输出端。
2.根据权利要求1所述的死区时间控制电路，其特征在于，所述第一死区时间检测器， 包括第一 NMOS管、第二 NMOS管、第三NMOS管和第二反相器，其中，第三NMOS管的源极为所述第一死区时间检测器输入端，第二 NMOS管的栅极和漏极短接，第二 NMOS管的源极与第一 NMOS管的漏极和第三NMOS管的栅极相连，第一 NMOS管的栅极接第二 NMOS管的栅极，第一 NMOS管的源极接地，第三NMOS管的漏极经第二反相器后作为所述第一死区时间检测器输出端，第二 NMOS管的漏极接外部的第一电流源，第三NMOS管的漏极接外部的第二电流源。
全文摘要
本发明公开了一种用于DC-DC变换器的死区时间控制电路。针对在DC-DC变换器中，导通损耗及反向恢复带来的不必要的功率损失，本发明通过死区时间检测器，在PWM信号的双边沿都能迅速检测体二极管的导通从而关断功率管或整流管，使得体二极管的导通时间减小到接近驱动单元的传输延迟时间，大大减小了由于体二极管导通所带来的功率损耗，显著提高了效率。采用此种结构所带来的效率提高，使得更高的开关频率变得可行，进而减小了无源器件的尺寸，并且本发明的电路还能根据不同的负载电流，自适应的调节死区时间。
文档编号H02M3/155GK102170228SQ20111010945
公开日2011年8月31日 申请日期2011年4月29日 优先权日2011年4月29日
发明者张波, 杨康, 甄少伟, 罗萍, 赵越 申请人:电子科技大学