防止限流电路过度调整的装置制造方法
【专利摘要】防止限流电路过度调整的装置，该装置通过限流时防止输出电流出现短时间为零的情况以更好地保护上游电源安全，包括由功率MOS管结合感应MOS管的双MOS管结构，所述功率MOS管的栅极和感应MOS管的栅极互连，所述功率MOS管的输出电流端连接电压输出端，所述功率MOS管的源漏电流输入端和所述感应MOS管的源漏电流输入端均连接电压输入端，所述感应MOS管的源漏电流输出端连接限流电路模块，所述功率MOS管的源漏电流输出端直接连接电压输出端，所述限流电路模块分别连接电压输出端、栅压节点和边沿触发脉冲延时电路模块，所述限流电路模块所述边沿触发脉冲延时电路模块通过选择导通MOS管连接栅压节点，所述选择导通MOS管通过过渡MOS管连接电压输出端或电压输入端。
【专利说明】防止限流电路过度调整的装置
【技术领域】
[0001] 本发明涉及限流电路技术，特别是一种防止限流电路过度调整的装置，该装置通 过限流时防止输出电流出现短时间为零的情况以更好地保护上游电源安全。所述过度调整 是指当带限流电路的负载开关芯片在正常工作状态突然变为限流状态时限流电路对芯片 输出电流的调整中出现芯片输出电流为零的瞬间，例如几微秒至几百微秒的时间段内，芯 片输出电流为零。
【背景技术】
[0002] 当输出端口遇到热插拔、下游负载等效阻值突然变小或突然短地的事件时，芯片 (尤其是大电流开关类芯片）需要输出限流电路，以抑制突然暴增的输出电流，并保护内部 大尺寸功率M0S管和上游电源安全。为此目的设计的限流电路一般有如下功能，首先利用 感应M0S监测输出电流，其次将感应的电流与基准电流做比较，最后根据比较结果反馈控 制功率M0S的输出电流，使其保持在安全的电流范围内。随着社会的发展，越来越多的便携 设备（如USB设备）出现在我们日常生活中。早期大电流负载开关芯片中的限流电路在负 载设备由正常工作突然输出电流暴增时（如短路）会发生过度调整，即输出电流瞬间（几 微秒至几百微秒）变为零，具体参见图3中改进前的情况。这种输出电流短时间变零的情 况会给上游电源带来风险，比如上游电源的外围电感电容因此产生电流或电压尖峰并破坏 芯片。另外在有些应用中，负载开关芯片被串联在上游电源的输出上，这时有些应用要求负 载开关芯片开始工作后不能轻易断电，哪怕进入限流（过流）状态（说明负载设备存在某 种故障）也不能断电，以便负载设备保存信息后关闭。
[0003] 图1是现有技术中带限流保护的芯片电路示意图。如图1所示，该电路包括由功率 M0S管结合感应M0S管的双M0S管结构，所述功率M0S管是NM0S管M1，所述感应M0S管是 NM0S管M2,Ml和M2的栅极互连，Ml的源极连接电压输出端VQUT，Ml的漏极连接电压输入端 VIN，M2的源极连接电压输出端VQUT，M2的漏极通过第二电阻R2连接电压输入端V IN，M2的栅 极连接第一比较器A1的输出端，A1的正向端⑴直接连接M2的漏极，A1的负向端㈠ 分 为两路，其中一路连接基准电流产生电路6的入口，另一路通过第一电阻R1连接电压输入 端VIN，基准电流产生电路6的出口连接接地端7。在图1所示的方案中，感应M0S (M2)漏源 电流即感应电流Isns与功率MOS(Ml)输出电流lout成比例，所以当R2的压降大于R1后， 限流电路启动。R2的压降等于M2源漏电流乘以R2阻值，而R1的压降等于基准电流II (由 基准电流产生电路产生）乘以R1阻值。A1拉低Ml和M2的栅压Ve以保证R2上压降不高 于R1的压降，故实现输出电流被限流功能。此现有方案并未在进入限流时保证Ml和M2的 栅压\不为零，故其进入限流状态后的输出电流lout状态如图3 (改进前的情况）所示，输 出电流瞬间（几微秒至几百微秒）变为零，即lout尖峰的右侧滑落至零并延续一段时间。 这种输出电流短时间变零的情况会给上游电源带来风险，比如上游电源的外围电感电容因 此产生电流或电压尖峰并破坏芯片。
【发明内容】
[0004] 本发明针对现有技术中存在的缺陷或不足，提供一种防止限流电路过度调整的装 置，该装置通过限流时防止输出电流出现短时间为零的情况以更好地保护上游电源安全。 所述过度调整是指当带限流电路的负载开关芯片在正常工作状态突然变为限流状态时限 流电路对芯片输出电流的调整中出现芯片输出电流为零的瞬间，例如几微秒至几百微秒的 时间段内，芯片输出电流为零。
[0005] 本发明的技术方案如下：
[0006] 防止限流电路过度调整的装置，其特征在于，包括由功率M0S管结合感应M0S管的 双M0S管结构，所述功率M0S管的栅极和感应M0S管的栅极互连，所述功率M0S管的输出电 流端连接电压输出端，所述功率M0S管的源漏电流输入端和所述感应M0S管的源漏电流输 入端均连接电压输入端，所述感应M0S管的源漏电流输出端连接限流电路模块，所述功率 M0S管的源漏电流输出端直接连接电压输出端，所述限流电路模块分别连接电压输出端、栅 压节点和边沿触发脉冲延时电路模块，所述限流电路模块所述边沿触发脉冲延时电路模块 通过选择导通M0S管连接栅压节点，所述选择导通M0S管通过过渡M0S管连接电压输出端 或电压输入端，所述限流电路模块发送限流状态信号给所述边沿触发脉冲延时电路模块， 所述边沿触发脉冲延时电路模块发送脉冲延时信号给所述选择导通M0S管，所述选择导通 M0S管在所述脉冲延时信号的延时区间导通以钳制栅压使栅压大于零，从而避免出现输出 电流为零的过度调整。
[0007] 所述功率M0S管为功率NM0S管，所述感应M0S管为感应NM0S管，所述选择导通M0S 管为选择导通PM0S管，所述过渡M0S管为过渡NM0S管，所述功率NM0S管的漏极和所述感 应NM0S管的漏极均直接连接所述电压输入端，所述感应NM0S管的源极连接所述限流电路 模块，所述功率NM0S管的源极直接连接电压输出端，所述选择导通PM0S管的栅极连接所述 边沿触发脉冲延时电路模块，所述选择导通PM0S管的源极连接所述栅压节点，所述栅压节 点依次通过电荷泵以及电荷泵电流源连接所述电压输入端，所述选择导通PM0S管的漏极 分别连接所述过渡NM0S管的漏极和栅极，所述过渡NM0S管的源极连接所述电压输出端。
[0008] 所述功率M0S管为功率NM0S管，所述感应M0S管为感应NM0S管，所述选择导通 M0S管为选择导通NM0S管，所述过渡M0S管为过渡NM0S管，所述功率NM0S管的漏极和所述 感应NM0S管的漏极均直接连接所述电压输入端，所述感应NM0S管的源极连接所述限流电 路模块，所述功率NM0S管的源极直接连接电压输出端，所述边沿触发脉冲延时电路模块通 过反相器连接所述选择导通NM0S管的栅极。
[0009] 所述功率M0S管为功率PM0S管，所述感应M0S管为感应PM0S管，所述选择导通 M0S管为选择导通PM0S管，所述过渡M0S管为过渡PM0S管，所述功率PM0S管的源极和所述 感应PM0S管的源极均直接连接所述电压输入端，所述感应PM0S管的漏极连接所述限流电 路模块，所述功率PM0S管的漏极直接连接电压输出端，所述选择导通PM0S管的栅极连接所 述边沿触发脉冲延时电路模块，所述选择导通PM0S管的漏极连接所述栅压节点，所述栅压 节点电荷泵电流源连接接地端，所述选择导通PM0S管的源极分别连接所述过渡PM0S管的 漏极和栅极，所述过渡PM0S管的源极连接所述电压输入端。
[0010] 所述功率M0S管为功率PM0S管，所述感应M0S管为感应PM0S管，所述选择导通 M0S管为选择导通NM0S管，所述过渡M0S管为过渡PM0S管，所述功率PM0S管的源极和所述 感应PMOS管的源极均直接连接所述电压输入端，所述感应PMOS管的漏极连接所述限流电 路模块，所述功率PM0S管的漏极直接连接电压输出端，所述边沿触发脉冲延时电路模块通 过反相器连接所述选择导通NM0S管的栅极。
[0011] 所述限流电路模块包括第一比较器，所述第一比较器的正向端连接电压输出端， 所述第一比较器的负向端与其输出端互连形成感应电压节点，所述感应电压节点分别连接 第五NM0S管的漏极和栅极，所述第五NM0S管的栅极与第六NM0S管的栅极互连，所述第五 NM0S管的源极和所述第六NM0S管的源极均连接接地端，所述第六NM0S管的漏极分为两 路，其中一路通过可设置电流源连接电压输入端，另一路连接第七PM0S管的漏极，所述第 七PM0S管的栅极与其漏极互连并连接第八PM0S管的栅极，所述第七PM0S管的源极和所述 第八PM0S管的源极均连接所述电压输入端，所述第八PM0S管的漏极连接第九NM0S管的漏 极，所述第九NM0S管的漏极与其栅极互连，所述第九NM0S管的栅极与第十NM0S管的栅极 互连，所述第十NM0S管的漏极形成栅压节点，所述第九NM0S管的源极和所述第十NM0S管 的源极均接地。
[0012] 所述边沿触发脉冲延时电路模块包括与非门逻辑器，所述非门逻辑器的输出端输 出脉冲延时信号，所述非门逻辑器的第一输入端连接第一反相器的输出端，所述第一反相 器的输入端分为两路，其中一路连接第十一 NM0S管的漏极，另一路通过电容接地，所述第 十一 NM0S管的漏极通过电阻连接电压输入端，所述第十一 NM0S管的源极接地，所述第十一 NM0S管的栅极连接第二反相器的输出端，所述第二反相器的输入端与所述非门逻辑器的第 二输入端连接形成限流状态信号节点。
[0013] 所述感应M0S管的规格尺寸是所述功率M0S管的规格尺寸的1/M，M为大于1的正 整数。
[0014] 所述过渡M0S管的规格尺寸是所述功率M0S管的规格尺寸的1/N，N为大于1的正 整数。
[0015] 设电荷泵电流源的电流值为Icp，利用限流状态信号跳变产生脉冲延时信号，tD为 一个脉冲的时间宽度或延时区间，促使选择导通M0S管在限流电路模块限定输出电流I TOT 的启动阶段导通，这样导致过渡M0S管的电流与功率M0S管的电流成比例，即tD时的输出 电流IOTT = N*IeP，N =功率M0S管的规格尺寸/过渡M0S管的规格尺寸，N为大于1的正整 数。
[0016] 本发明的技术效果如下：本发明防止限流电路过度调整的装置与传统的限流保护 方案相比，增加了防止过度调整的功能，以防止芯片进入限流（过流）状态时发生I OTT为零 的情况。本发明能够更好地保护上游电源或者满足特殊应用要求，改进后的限流电路在负 载开关芯片进入限流（过流）状态后（输出电流lout有个明显的尖峰，脉宽几十纳秒至十 几微秒）会被钳制在固定电流值，而不会出现过度调整导致输出电流lout为零的情况，具 体参考图3 (改进后的a情况和b情况）。
[0017] 本发明的特点为，1.提出一个防止过度调整以致输出电流短时间为零的电路，并 给出计算公式：为防止过度调整，电荷泵由电流源I cp(电荷泵电流源的电流值）供电，同时 此电流值ICP决定tD时的输出电流I QUT = N*ICP，其中N是Ml (功率M0S管）与M3 (过渡M0S 管）的规格尺寸之比；2·Μ3(过渡M0S管）与M4(选择导通M0S管）的串联顺序，以图2为 例，因 PM0S(M4)更耐压，所以在导通瞬间保护M3(过渡M0S管，NM0S)以防被电荷泵输出电 压Ve(栅压）损坏。
【专利附图】
【附图说明】
[0018] 图1是现有技术中带限流保护的芯片电路示意图。
[0019] 图2是实施本发明防止限流电路过度调整的装置示意图，其中功率M0S管Ml和感 应M0S管M2均为NM0S管。
[0020] 图3是现有技术装置与本发明装置在限流状态时的输出电流lout?t时间曲线 对比示意图。
[0021] 图4是图2中M4在导通阶段时的限流调整等效电路示意图。
[0022] 图5是实施本发明防止限流电路过度调整的装置示意图，其中功率M0S管Mil和 感应M0S管M21均为PM0S管。
[0023] 图6是图5中M4在导通阶段时的限流调整等效电路示意图。
[0024] 图7是限流电路模块示意图。
[0025] 图8是上升沿触发的脉冲延时电路模块示意图。
[0026] 附图标记列示如下：1-电荷泵；2-电荷泵电流源；3-脉冲延时信号；4-边沿触发 脉冲延时电路模块；5-限流电路模块；6-基准电流产生电路；7-接地端；8-电荷泵电流源； 9_可设置电流源；10-限流状态信号下降沿；11-限流状态信号上升沿；12-第二反相器； 13-第三电阻；14-电容；15-第一反相器；16-与非门逻辑器；Ml-功率NM0S管；M2-感应 NM0S管；M3-第三NM0S管；M4-第四PM0S管；M5-第五NM0S管，M6-第六NM0S管，M7-第七 PM0S 管，M8-第八 PM0S 管，M9-第九 NM0S 管，M10-第十 NM0S 管，Mil-功率 PM0S 管，M21-感 应PM0S管，M101-第i^一 NM0S管，M31-第十二PM0S管，VIN-电压输入端或输入电压，VQUT-电 压输出端或输出电压，R1-第一电阻，R2-第二电阻，V e-栅压；Vsns-感应电压；II-基准电 流值，A1-第一比较器，Icp-电荷泵电流源的电流值，lout-输出电流或功率M0S管输出电 流值，Iset-设置电流值，t-时间，t D- -个脉冲的时间宽度或延时区间，CL-限流状态信号。
【具体实施方式】
[0027] 下面结合附图（图2-图8)对本发明进行说明。
[0028] 图2是实施本发明防止限流电路过度调整的装置示意图，其中功率M0S管Ml和感 应M0S管M2均为NM0S管。图3是现有技术装置与本发明装置在限流状态时的输出电流 lout?t时间曲线对比示意图。图4是图3中M4在导通阶段时的限流调整等效电路示意 图。图5是实施本发明防止限流电路过度调整的装置示意图，其中功率M0S管Mil和感应 M0S管M21均为PM0S管。图6是图5中M4在导通阶段时的限流调整等效电路示意图。图 7是限流电路模块示意图。图8是上升沿触发的脉冲延时电路模块示意图。如图2至图8 所示，防止限流电路过度调整的装置，包括由功率M0S管Ml (或Mil)结合感应M0S管M2 (或 M21)的双M0S管结构，所述功率M0S管的栅极和感应M0S管的栅极互连，所述功率M0S管的 输出电流端连接电压输出端，所述功率M0S管的源漏电流输入端（NM0S的漏极或者PM0S 的源极）和所述感应M0S管的源漏电流输入端（NM0S的漏极或者PM0S的源极）均连接电 压输入端VIN，所述感应M0S管的源漏电流输出端（NM0S的源极或者PM0S的漏极）连接限 流电路模块5,所述功率M0S管的源漏电流输出端（NM0S的源极或者PM0S的漏极）直接连 接电压输出端VOTT，所述限流电路模块5分别连接电压输出端VTOT、栅压节点和边沿触发脉 冲延时电路模块，所述限流电路模块所述边沿触发脉冲延时电路模块通过选择导通MOS管 连接栅压节点\，所述选择导通MOS管（例如，第四PMOS管M4)通过过渡MOS管（例如第 三NMOS管M3或者第十二PMOS管M31)连接电压输出端V QUT(当过渡MOS管为NMOS管时） 或电压输入端VIN (当过渡MOS管为PMOS管时），所述限流电路模块5发送限流状态信号CL 给所述边沿触发脉冲延时电路模块4,所述边沿触发脉冲延时电路模块4发送脉冲延时信 号3给所述选择导通MOS管（例如第四PMOS管M4)，所述选择导通MOS管在所述脉冲延时 信号的延时区间（t D)导通以钳制栅压Ve使栅压Ve大于零，从而避免出现输出电流lout为 零的过度调整。
[0029] 所述功率M0S管为功率NM0S管Ml，所述感应M0S管为感应NM0S管M2,所述选择 导通M0S管为选择导通PM0S管M4,所述过渡M0S管为过渡NM0S管M3,所述功率NM0S管Ml 的漏极和所述感应NMOS管M2的漏极均直接连接所述电压输入端VIN，所述感应NMOS管M2 的源极连接所述限流电路模块5,所述功率NM0S管Ml的源极直接连接电压输出端V TOT，所 述选择导通PM0S管M4的栅极连接所述边沿触发脉冲延时电路模块4,所述选择导通PM0S 管M4的源极连接所述栅压节点Ve，所述栅压节点Ve依次通过电荷泵1以及电荷泵电流源2 连接所述电压输入端V IN，电荷泵1被提供的电流值为Icp，所述选择导通PM0S管M4的漏极 分别连接所述过渡NM0S管M3的漏极和栅极，所述过渡NM0S管M3的源极连接所述电压输 出端V QUT。或者，所述功率M0S管为功率PM0S管M11，所述感应M0S管为感应PM0S管M21， 所述选择导通M0S管为选择导通PM0S管M4,所述过渡M0S管为过渡PM0S管即第十二PM0S 管M31，所述功率PMOS管Mil的源极和所述感应PMOS管M21的源极均直接连接所述电压输 入端VIN，所述感应PM0S管M21的漏极连接所述限流电路模块5,所述功率PM0S管Mil的漏 极直接连接电压输出端V TOT，所述选择导通PM0S管M4的栅极连接所述边沿触发脉冲延时电 路模块4,所述选择导通PM0S管M4的漏极连接所述栅压节点V e，所述栅压节点通过电荷泵 电流源8连接接地端7,所述选择导通PM0S管M4的源极分别连接所述过渡PM0S管M31的 漏极和栅极，所述过渡PM0S管M31的源极连接所述电压输入端V IN。
[0030] 所述功率M0S管为功率NMOS管，所述感应M0S管为感应NMOS管，所述选择导通 M0S管为选择导通NM0S管，所述过渡M0S管为过渡NM0S管，所述功率NM0S管的漏极和所述 感应NM0S管的漏极均直接连接所述电压输入端，所述感应NM0S管的源极连接所述限流电 路模块，所述功率NM0S管的源极直接连接电压输出端，所述边沿触发脉冲延时电路模块通 过反相器连接所述选择导通NM0S管的栅极。或者，所述功率M0S管为功率PM0S管，所述感 应M0S管为感应PM0S管，所述选择导通M0S管为选择导通NM0S管，所述过渡M0S管为过渡 PM0S管，所述功率PM0S管的源极和所述感应PM0S管的源极均直接连接所述电压输入端，所 述感应PM0S管的漏极连接所述限流电路模块，所述功率PM0S管的漏极直接连接电压输出 端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NM0S管的栅极。
[0031] 如图7所示，所述限流电路模块5包括第一比较器A1，所述第一比较器A1的正向 端（+)连接电压输出端V TOT，所述第一比较器A1的负向端（-)与其输出端互连形成感应电 压Vsns节点，所述感应电压Vsns节点分别连接第五NM0S管M5的漏极和栅极，所述第五 NM0S管M5的栅极与第六NM0S管M6的栅极互连，所述第五NM0S管M5的源极和所述第六 NM0S管M6的源极均连接接地端7,所述第六NM0S管M6的漏极分为两路，其中一路通过可 设置电流源9连接电压输入端VIN，另一路连接第七PMOS管M7的漏极，所述第七PMOS管M7 的栅极与其漏极互连并连接第八PM0S管M8的栅极，所述第七PM0S管M7的源极和所述第 八PMOS管M8的源极均连接所述电压输入端V IN，所述第八PMOS管M8的漏极连接第九NM0S 管M9的漏极，所述第九NM0S管M9的漏极与其栅极互连，所述第九NM0S管M9的栅极与第 十NM0S管M10的栅极互连，所述第十NM0S管M10的漏极形成栅压节点V e，所述第九NM0S 管M9的源极和所述第十NM0S管M10的源极均接地。
[0032] 如图8所示，所述边沿触发脉冲延时电路模块4包括与非门逻辑器16,所述非门逻 辑器16的输出端输出脉冲延时信号3,所述非门逻辑器16的第一输入端连接第一反相器 15的输出端，所述第一反相器15的输入端分为两路，其中一路连接第^ NM0S管M101的 漏极，另一路通过电容14接地，所述第十一 NM0S管M101的漏极通过电阻13连接电压输入 端VIN，所述第十一 NM0S管M101的源极接地，所述第十一 NM0S管M101的栅极连接第二反 相器12的输出端，所述第二反相器12的输入端与所述非门逻辑器16的第二输入端连接形 成限流状态信号CL节点。
[0033] 所述感应M0S管的规格尺寸是所述功率M0S管的规格尺寸的1/M，M为大于1的正 整数。所述过渡M0S管的规格尺寸是所述功率M0S管的规格尺寸的1/N，N为大于1的正整 数。设电荷泵电流源的电流值为Icp，利用限流状态信号跳变产生脉冲延时信号，t D为一个 脉冲的时间宽度或延时区间，促使选择导通M0S管在限流电路模块限定输出电流IOTT的启 动阶段导通，这样导致过渡M0S管的电流与功率M0S管的电流成比例，即t D时的输出电流 IQUT = N*IeP，N =功率M0S管的规格尺寸/过渡M0S管的规格尺寸，N为大于1的正整数。
[0034] 本发明以图2为例具体介绍如下：1.该电路嵌于芯片中，用于监测芯片输出电流 (IQUT)。2. VIN端口接电源，VQUT端口接负载，IQUT为输出电流，V e为M2和Ml的栅压，VSNS为M2 的漏端电压。3.M1为大尺寸功率NM0S管，M2为感应NM0S管，其尺寸为Ml的1/M;4. Icp为 电流源的电流值，在图2中给电荷泵模块提供电流。5. M3为NM0S，其尺寸为Ml的1/N。6. M4 为PM0S，在脉冲延时tD有效时导通，其它时刻不导通。7.限流电路模块将使VSNS = VTOT，以 保持流过Ml与M2的电流成比例。8.当IQUT超过设定值后，限流电路模块会将I QUT保持在 设定值（恒流），并改变CL信号电平。9.边沿触发脉冲延时模块监测CL信号的电平，当 CL由低电平升为高电平（上升沿）后，此模块会产生一个脉冲时间宽度为tD的脉冲延时信 号，而CL由高电平降为低电平（下降沿）后，此模块输出保持不变（低电平），注意：此模 块是由上升沿触发还是下降沿触发要看如何定义CL信号，比如I OTT没有超过设定值（芯片 输出没有过流），此时限流电路模块输出信号CL为低电平，而IOTT超过设定值（芯片输出过 流），CL信号变为高电平，则边沿触发脉冲延时模块为CL上升沿触发，反之为CL下降沿触 发。10.工作过程简介如下：
[0035] 当输出电流lout由零逐渐变大时，限流电路模块保持Vsns = Vout，使Ml与M2 的电流成比例。当IOTT超过设定值后，限流电路模块输出信号CL跳变（由高变低或由低变 高），并开始改变\电压以保证芯片输出电流（I QUT)不超过设定值，此时Ml和M2还有限流 电路模块形成一个负反馈环路。在改变\电压以限定IOTT的负反馈环路启动阶段，限流电 路模块可能会过度调整使\瞬间变低（V^V^^NMOS的阈值电压），进而使得降为零。 为防止过度调整导致输出电流降为零的情况出现，本发明设定电荷泵的电源为电流源 1〇>，并利用CL信号跳变产生脉冲延时信号t D，促使M4在限流电路模块限定ITOT的启动阶段 导通，这样导致M3与Ml电流成比例，如图4所示，此时IQUT = N*]^，同时钳制Ve,不让其低 于NMOS阈值电压，其中N为Ml与M3的尺寸之比。待延时tD过后，M4处于不导通状态， 电压由负反馈环路决定。如此便实现防止限流电路过度调整的功能，使得输出电流值在芯 片过流的初始阶段不会变为零。
[0036] 如图5所示，功率M0S和感应M0S若为PM0S，也可实现相同功能。工作原理简述如 下：当芯片正常工作时，限流电路和边沿触发脉冲延时模块使M4不导通，电流源ICP将Ml和 M2栅压Ve下拉到零，当芯片输出电流过流后，限流电路和边沿触发脉冲延时模块产生的低 电平脉冲（t D)将使M4导通。等效电路如图6所示，在tD时间内IQUT = N*ICP，同时钳制Ve， 使输出电流IQUT不为零，实现防止过度调整的功能，其中N为Ml与M3的尺寸之比。
[0037] 另外，图2和图5中的M4换成NM0S，同时边沿触发脉冲延时模块输出接反相器电 路，也可以实现类似功能。
[0038] 在图2中提到的限流电路，在实际应用中有很多实现方法。为更好理解本发明的 应用环境，以图7举例。在图2中提到的边沿触发脉冲延时模块，在实际应用中有很多实现 方法，图8为其中一种上升沿触发脉冲延时模块，即芯片正常工作时CL信号为低电平，而当 芯片过流时CL信号变为高电平，此时边沿触发脉冲延时模块产生低电平脉冲，促使图2中 M4导通。
[0039] 在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明 创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进 和/或删繁从简而进行的实施，均落入本发明创造的保护范围。
【权利要求】
1. 防止限流电路过度调整的装置，其特征在于，包括由功率MOS管结合感应MOS管的 双M0S管结构，所述功率M0S管的栅极和感应M0S管的栅极互连，所述功率M0S管的输出电 流端连接电压输出端，所述功率M0S管的源漏电流输入端和所述感应M0S管的源漏电流输 入端均连接电压输入端，所述感应M0S管的源漏电流输出端连接限流电路模块，所述功率 M0S管的源漏电流输出端直接连接电压输出端，所述限流电路模块分别连接电压输出端、栅 压节点和边沿触发脉冲延时电路模块，所述限流电路模块所述边沿触发脉冲延时电路模块 通过选择导通M0S管连接栅压节点，所述选择导通M0S管通过过渡M0S管连接电压输出端 或电压输入端，所述限流电路模块发送限流状态信号给所述边沿触发脉冲延时电路模块， 所述边沿触发脉冲延时电路模块发送脉冲延时信号给所述选择导通M0S管，所述选择导通 M0S管在所述脉冲延时信号的延时区间导通以钳制栅压使栅压大于零，从而避免出现输出 电流为零的过度调整。
2. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率M0S管 为功率NM0S管，所述感应M0S管为感应NM0S管，所述选择导通M0S管为选择导通PM0S管， 所述过渡M0S管为过渡NM0S管，所述功率NM0S管的漏极和所述感应NM0S管的漏极均直接 连接所述电压输入端，所述感应NM0S管的源极连接所述限流电路模块，所述功率NM0S管的 源极直接连接电压输出端，所述选择导通PM0S管的栅极连接所述边沿触发脉冲延时电路 模块，所述选择导通PM0S管的源极连接所述栅压节点，所述栅压节点依次通过电荷泵以及 电荷泵电流源连接所述电压输入端，所述选择导通PM0S管的漏极分别连接所述过渡NM0S 管的漏极和栅极，所述过渡NM0S管的源极连接所述电压输出端。
3. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率M0S管 为功率NM0S管，所述感应M0S管为感应NM0S管，所述选择导通M0S管为选择导通NM0S管， 所述过渡M0S管为过渡NM0S管，所述功率NM0S管的漏极和所述感应NM0S管的漏极均直接 连接所述电压输入端，所述感应NM0S管的源极连接所述限流电路模块，所述功率NM0S管的 源极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通 NM0S管的栅极。
4. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率M0S管 为功率PM0S管，所述感应M0S管为感应PM0S管，所述选择导通M0S管为选择导通PM0S管， 所述过渡M0S管为过渡PM0S管，所述功率PM0S管的源极和所述感应PM0S管的源极均直接 连接所述电压输入端，所述感应PM0S管的漏极连接所述限流电路模块，所述功率PM0S管的 漏极直接连接电压输出端，所述选择导通PM0S管的栅极连接所述边沿触发脉冲延时电路 模块，所述选择导通PM0S管的漏极连接所述栅压节点，所述栅压节点电荷泵电流源连接接 地端，所述选择导通PM0S管的源极分别连接所述过渡PM0S管的漏极和栅极，所述过渡PM0S 管的源极连接所述电压输入端。
5. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率M0S管 为功率PM0S管，所述感应M0S管为感应PM0S管，所述选择导通M0S管为选择导通NM0S管， 所述过渡M0S管为过渡PM0S管，所述功率PM0S管的源极和所述感应PM0S管的源极均直接 连接所述电压输入端，所述感应PM0S管的漏极连接所述限流电路模块，所述功率PM0S管的 漏极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通 NM0S管的栅极。
6. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述限流电路 模块包括第一比较器，所述第一比较器的正向端连接电压输出端，所述第一比较器的负向 端与其输出端互连形成感应电压节点，所述感应电压节点分别连接第五NMOS管的漏极和 栅极，所述第五NMOS管的栅极与第六NMOS管的栅极互连，所述第五NMOS管的源极和所述 第六NMOS管的源极均连接接地端，所述第六NMOS管的漏极分为两路，其中一路通过可设置 电流源连接电压输入端，另一路连接第七PMOS管的漏极，所述第七PMOS管的栅极与其漏极 互连并连接第八PMOS管的栅极，所述第七PMOS管的源极和所述第八PMOS管的源极均连接 所述电压输入端，所述第八PMOS管的漏极连接第九NMOS管的漏极，所述第九NMOS管的漏 极与其栅极互连，所述第九NMOS管的栅极与第十NMOS管的栅极互连，所述第十NMOS管的 漏极形成栅压节点，所述第九NMOS管的源极和所述第十NMOS管的源极均接地。
7. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述边沿触发 脉冲延时电路模块包括与非门逻辑器，所述非门逻辑器的输出端输出脉冲延时信号，所述 非门逻辑器的第一输入端连接第一反相器的输出端，所述第一反相器的输入端分为两路， 其中一路连接第十一 NMOS管的漏极，另一路通过电容接地，所述第十一 NMOS管的漏极通过 电阻连接电压输入端，所述第十一 NMOS管的源极接地，所述第十一 NMOS管的栅极连接第二 反相器的输出端，所述第二反相器的输入端与所述非门逻辑器的第二输入端连接形成限流 状态信号节点。
8. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述感应M0S管 的规格尺寸是所述功率M0S管的规格尺寸的1/M，Μ为大于1的正整数。
9. 根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述过渡M0S管 的规格尺寸是所述功率M0S管的规格尺寸的1/Ν，Ν为大于1的正整数。
10. 根据权利要求1-9之一所述的防止限流电路过度调整的装置，其特征在于，设电荷 泵电流源的电流值为Icp，利用限流状态信号跳变产生脉冲延时信号，t D为一个脉冲的时间 宽度或延时区间，促使选择导通M0S管在限流电路模块限定输出电流ITOT的启动阶段导通， 这样导致过渡M0S管的电流与功率M0S管的电流成比例，即t D时的输出电流IQUT = N*ICP， Ν =功率M0S管的规格尺寸/过渡M0S管的规格尺寸，N为大于1的正整数。
【文档编号】H02H9/02GK104143818SQ201410408009
【公开日】2014年11月12日 申请日期:2014年8月19日 优先权日:2014年8月19日
【发明者】郑辰光 申请人:圣邦微电子（北京）股份有限公司